JPS599733A - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
- Publication number
- JPS599733A JPS599733A JP57117677A JP11767782A JPS599733A JP S599733 A JPS599733 A JP S599733A JP 57117677 A JP57117677 A JP 57117677A JP 11767782 A JP11767782 A JP 11767782A JP S599733 A JPS599733 A JP S599733A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- output
- generating circuit
- address
- outputted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/14—Time supervision arrangements, e.g. real time clock
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、人力されたパルスから、所定の周期のパルス
を出力するタイミング信号発生回路に関する。
を出力するタイミング信号発生回路に関する。
（発明の技術的背景とその問題点〕
計算機内の演算装置において、配列演算、積和演算等の
演算処理を行なうには、所定の周期を有するパルスを出
力するパルス発生回路が必要である。従来、このパルス
発生回路には、第１図に示される回路が一般的に用いら
れている。第１図を説明すると、図中１０１は、パルス
１０４が人力される毎に、カウト信号１０５を出力する
カウンタである。このカウンタ１０１から出力されたカ
ウント信号１０５は、几０Ｍ１０２に人力される。
演算処理を行なうには、所定の周期を有するパルスを出
力するパルス発生回路が必要である。従来、このパルス
発生回路には、第１図に示される回路が一般的に用いら
れている。第１図を説明すると、図中１０１は、パルス
１０４が人力される毎に、カウト信号１０５を出力する
カウンタである。このカウンタ１０１から出力されたカ
ウント信号１０５は、几０Ｍ１０２に人力される。
ａｏＭ１ｏ２は、記憶部で、所定の周期を有するパルス
を出力する為に、必要なアドレスを有し、それぞれのア
ドレスには、データ（００又は１″）が格納されている
。このＲＯＭＩＯ２は、前述のカウント信号１０５が人
力されて、アドレスが指定されると、データを出力する
。ここでは、データが′″１″の時に、パルスが出力さ
れている。このデータは、レジスタ１０３に格納され、
ここにパルス１０４が入力される毎に、出力される。
を出力する為に、必要なアドレスを有し、それぞれのア
ドレスには、データ（００又は１″）が格納されている
。このＲＯＭＩＯ２は、前述のカウント信号１０５が人
力されて、アドレスが指定されると、データを出力する
。ここでは、データが′″１″の時に、パルスが出力さ
れている。このデータは、レジスタ１０３に格納され、
ここにパルス１０４が入力される毎に、出力される。
次に第２図に示されたタイミングチャートを参照して、
作用を説明する。ここで、前述のＲＯＭ１０２は、少な
くとも３アドレスが指定され、このうちアドレス１には
、データ１′０″が、アドレス２には、データ″１”が
、アドレス３には、データ″′０″がそれぞれ格納され
ているとする。
作用を説明する。ここで、前述のＲＯＭ１０２は、少な
くとも３アドレスが指定され、このうちアドレス１には
、データ１′０″が、アドレス２には、データ″１”が
、アドレス３には、データ″′０″がそれぞれ格納され
ているとする。
図示せぬクロックから図中１０４に示されるように一定
周期を有するパルスが出力され、このパルス１０４は、
カウンタ１０１に人力される。
周期を有するパルスが出力され、このパルス１０４は、
カウンタ１０１に人力される。
カウンタ１０１は、パルス１０４が入力される毎に、カ
ウン１号３０５を出力する。このカウント信号１０５は
、ＲＯＭ１０２に入力され、アドレスを順次指定する。
ウン１号３０５を出力する。このカウント信号１０５は
、ＲＯＭ１０２に入力され、アドレスを順次指定する。
ｌ（０Ｍ１０２からは、指定されたアドレスに従ってデ
ータが出力される。っマシ、カウント信号１０５は、ア
ドレスをアドレス１、アドレス２、アドレス３、・・・
と１１１次指定し、几０Ｍ１０２からは、チータカ、ｏ
”、′１″。
ータが出力される。っマシ、カウント信号１０５は、ア
ドレスをアドレス１、アドレス２、アドレス３、・・・
と１１１次指定し、几０Ｍ１０２からは、チータカ、ｏ
”、′１″。
”０″、・・・と出力される。出力されたデータは。
レジスタ１０３に格納され、ここにパルス１０４が入力
される毎に、図中１０６に示されるように出力される。
される毎に、図中１０６に示されるように出力される。
このようにして、この回路は、クロックから出力された
、一定周期を有するパルス１０４を基にして、所定の周
期を有するパルス１０６をしかし、この回路で入力され
たパルスの周期（例えば、１μｓ）より非常に長い周期
（例えば、Ｉｓ）のパルスを出力させると、回路を構成
しているＲＯＭの容量に、少なくとも、１０ビツトの容
量が必要となる。このことから、この回路で、長周期の
パルスを出力させると、ＲＯＭの容量が大容量化する欠
点が生じる。
、一定周期を有するパルス１０４を基にして、所定の周
期を有するパルス１０６をしかし、この回路で入力され
たパルスの周期（例えば、１μｓ）より非常に長い周期
（例えば、Ｉｓ）のパルスを出力させると、回路を構成
しているＲＯＭの容量に、少なくとも、１０ビツトの容
量が必要となる。このことから、この回路で、長周期の
パルスを出力させると、ＲＯＭの容量が大容量化する欠
点が生じる。
本発明は、この欠点に鑑みなされたもので、その目的は
、記憶部を大容量化することなく、長周期のパルスが出
力できる、タイミング信号発生回路を提供することにあ
る。
、記憶部を大容量化することなく、長周期のパルスが出
力できる、タイミング信号発生回路を提供することにあ
る。
そこで、本発明は、パルスが人力される毎にカウント１
８号を出力するカウンタと、カウント信号をアドレスと
して受はデータを出力する記憶部とで成るパルス発生回
路がｎ段（ｎ≧２）接続されて成るタイミング信号発生
回路であって、前段のパルス発生回路から出力させるパ
ルスを、自身のパルス発生回路から出力されるパルスで
マスクするゲートをｎ個具備することで目的を達成した
。
８号を出力するカウンタと、カウント信号をアドレスと
して受はデータを出力する記憶部とで成るパルス発生回
路がｎ段（ｎ≧２）接続されて成るタイミング信号発生
回路であって、前段のパルス発生回路から出力させるパ
ルスを、自身のパルス発生回路から出力されるパルスで
マスクするゲートをｎ個具備することで目的を達成した
。
図面を参照して、本発明の一実施例を説明する。
第３図は、本実施例の構成を示す図である。図中１０１
はカウンタ、１０２はＲＯＭ、１０３けレジスタである
。これらカウンタ１０１． ＲＯＭ１０２およびレジス
タ１０３で１段目の回路が構成されている。また、同４
１：、カウンタ１０８、ＲＯＭ】０９およびレジスタ１
１０で２段目の回路が構成され、カウンタ１０８が１段
目のレジスタ１０３に接続されている。几ＯＭ］０２は
２っ（７）ＲＯＭを有し、１つの几ＯＭのデータは、３
アドレスに格納され、２番目に指定されるアドレスを′
１″とし、他のアドレスを０”としている。他のＲＯＭ
のデータは、８アドレスに格納され、最初に指定される
アドレスを７１“とし、他ノアトレスを０″としている
。
はカウンタ、１０２はＲＯＭ、１０３けレジスタである
。これらカウンタ１０１． ＲＯＭ１０２およびレジス
タ１０３で１段目の回路が構成されている。また、同４
１：、カウンタ１０８、ＲＯＭ】０９およびレジスタ１
１０で２段目の回路が構成され、カウンタ１０８が１段
目のレジスタ１０３に接続されている。几ＯＭ］０２は
２っ（７）ＲＯＭを有し、１つの几ＯＭのデータは、３
アドレスに格納され、２番目に指定されるアドレスを′
１″とし、他のアドレスを０”としている。他のＲＯＭ
のデータは、８アドレスに格納され、最初に指定される
アドレスを７１“とし、他ノアトレスを０″としている
。
また、几０Ｍ１０９も、２つのＲＯＭを有し、１つのＲ
ＯＭのデータは、最初に指定されるアドレスを”１′″
とし、他のアドレスを０”としている。他の）ＬＯＭの
データは、全てのアドレスをＯ”としている。図中１１
３，１１４はＡＮＩ）ゲートである。これらのＡＮＤゲ
ート１１３．１１４は、１段目の回路のレジスタ１０３
から出力されたパルスを、２段目の回路のレジスタ１１
０からパルスが出力されないときにマスクする。
ＯＭのデータは、最初に指定されるアドレスを”１′″
とし、他のアドレスを０”としている。他の）ＬＯＭの
データは、全てのアドレスをＯ”としている。図中１１
３，１１４はＡＮＩ）ゲートである。これらのＡＮＤゲ
ート１１３．１１４は、１段目の回路のレジスタ１０３
から出力されたパルスを、２段目の回路のレジスタ１１
０からパルスが出力されないときにマスクする。
続いて、第４図忙示されたタイムチャートを参照して１
作用を説明する。図示せぬクロックから図中１０４に示
されるように、一定周期を有するパルスが出力され、こ
のパルス１０４は、カウンタｌ０ＩＫ人力される。カウ
ンタ１０１は、パルス１０４が人力される毎にカウント
信号を出力する。このカウント信号は、几０Ｍ１０２内
の別々なｌ（、ＯＭに入力され、それぞれのｌ（ＯＭの
アドレス金順次指定する。ＲＯＭ１０２からは、カウン
ト信号から指定されたアドレスに従って、別々のデータ
を出力する。つまシ、１つのＲＯＭからは、図中１０６
に示されるよう忙、パルス１０４の３周期毎に、パルス
が出力される。また、別な１１０Ｍからは、図中１０７
に示されるように、ノくルス１０４の８周期毎に、パル
スから出力される。このように１１０Ｍ１０２から出力
された、それぞれのデータは、レジスタ１０３内の別々
のレジスタに格納され、ことにパルス１０４が入力され
る毎に出力される。レジスタ１０３から出力され九ノく
ルスのうち、パ＃ス１０６（ｄ、ＡＮＤゲート１１３，
１１４にそれぞれ入力される。一方、）（ルス１０７け
、２段目の回路に人力される。以下、この）くルス１０
７を基にして、２段目の回路は、１段目の回路と同様な
作用を行なう。つまり、カウンタ１０８は、パルス１０
７が人力される毎にカウント信号を出力し、このカウン
ト信号は、３０Ｍ １０９内の別々な）１．ＯＭに入力
され、それぞれのＲＯＭのアドレスを順次指定し、そし
て、ＲＯＭ１０９から、指定されたアドレスに従って、
別々のデータが出力される。
作用を説明する。図示せぬクロックから図中１０４に示
されるように、一定周期を有するパルスが出力され、こ
のパルス１０４は、カウンタｌ０ＩＫ人力される。カウ
ンタ１０１は、パルス１０４が人力される毎にカウント
信号を出力する。このカウント信号は、几０Ｍ１０２内
の別々なｌ（、ＯＭに入力され、それぞれのｌ（ＯＭの
アドレス金順次指定する。ＲＯＭ１０２からは、カウン
ト信号から指定されたアドレスに従って、別々のデータ
を出力する。つまシ、１つのＲＯＭからは、図中１０６
に示されるよう忙、パルス１０４の３周期毎に、パルス
が出力される。また、別な１１０Ｍからは、図中１０７
に示されるように、ノくルス１０４の８周期毎に、パル
スから出力される。このように１１０Ｍ１０２から出力
された、それぞれのデータは、レジスタ１０３内の別々
のレジスタに格納され、ことにパルス１０４が入力され
る毎に出力される。レジスタ１０３から出力され九ノく
ルスのうち、パ＃ス１０６（ｄ、ＡＮＤゲート１１３，
１１４にそれぞれ入力される。一方、）（ルス１０７け
、２段目の回路に人力される。以下、この）くルス１０
７を基にして、２段目の回路は、１段目の回路と同様な
作用を行なう。つまり、カウンタ１０８は、パルス１０
７が人力される毎にカウント信号を出力し、このカウン
ト信号は、３０Ｍ １０９内の別々な）１．ＯＭに入力
され、それぞれのＲＯＭのアドレスを順次指定し、そし
て、ＲＯＭ１０９から、指定されたアドレスに従って、
別々のデータが出力される。
ただし、ＲＯＭ １０９のｊつのＲＯＭからは、図中１
１１で示されるように、最初に指定されたアドレスのデ
ータが出力され、他のＲＯＭからは、図中１１２で示さ
れるように、パルスが出力されない。このようにＩＬＯ
Ｍ ｌ ０９から出力され７Ｅデータをはレジスタ１１
０に格納され、ここに、パルス１０７が人力される毎に
出力される。そして、パルス１１１は、Ａ Ｎ Ｉ）ゲ
ート１１３に入力される。ここで、Ａ Ｎ Ｉ）ゲート
１】３は、パルス１０６を、パルス１】】が人力されな
いときにマスクするので、図中１１５で示されるパルス
を出力する。
１１で示されるように、最初に指定されたアドレスのデ
ータが出力され、他のＲＯＭからは、図中１１２で示さ
れるように、パルスが出力されない。このようにＩＬＯ
Ｍ ｌ ０９から出力され７Ｅデータをはレジスタ１１
０に格納され、ここに、パルス１０７が人力される毎に
出力される。そして、パルス１１１は、Ａ Ｎ Ｉ）ゲ
ート１１３に入力される。ここで、Ａ Ｎ Ｉ）ゲート
１】３は、パルス１０６を、パルス１】】が人力されな
いときにマスクするので、図中１１５で示されるパルス
を出力する。
また、ＡＮＤゲート１１４は、パルス１１２が出力され
ないので、パルス１０６をマスクし１図中１１６で示さ
れるようにパルスを出力しない。
ないので、パルス１０６をマスクし１図中１１６で示さ
れるようにパルスを出力しない。
このように、２段目の回路は、１段目から出力されたパ
ルスを基にして、所定の周期を有するパルスを出力させ
る。このことから、例えば、クロックから出力するパル
スの周期が１μｓで、１段目の回路から出力するパルス
の周期が１ ｍ ｓで、２段目の回路から出力する所定
のパルスの周期がＩＳであるとすると、１段目の回路の
１（、ＯＭの容量は、１０ビツトの各社を必要とし、２
段目の回路のＲＯＭの容量は、ＩＯビットの容量を必要
とする。このことは、パルス発生回路が２段の回路で構
成されれば、ＲＯＭの容量は、少なくとも２×１０３ビ
ツトあればよいことになる。
ルスを基にして、所定の周期を有するパルスを出力させ
る。このことから、例えば、クロックから出力するパル
スの周期が１μｓで、１段目の回路から出力するパルス
の周期が１ ｍ ｓで、２段目の回路から出力する所定
のパルスの周期がＩＳであるとすると、１段目の回路の
１（、ＯＭの容量は、１０ビツトの各社を必要とし、２
段目の回路のＲＯＭの容量は、ＩＯビットの容量を必要
とする。このことは、パルス発生回路が２段の回路で構
成されれば、ＲＯＭの容量は、少なくとも２×１０３ビ
ツトあればよいことになる。
以上説明したように、本発明によれば、記憶部の容量を
大容量化することなく、長周期のパルスを出力すること
ができる。
大容量化することなく、長周期のパルスを出力すること
ができる。
第１図は、従来例の構成を示す図、第２図は。
第１図の作用を説明する為のタイミングチャート、第３
図は、本発明の一実施例の構成を示す図、第４図は、第
３図の作用を示す為のタイミングチャートである。 １０１．１０８・・・カウンタ １０２．１０９・・・Ｒ，ＯＭ １０３、−Ａ−１−０−−−少ジスタ ＩＪ３，１１４・・・ＡＮＤゲート 代理人 弁耶士 則 近 憲 佑 （ほか１名）
図は、本発明の一実施例の構成を示す図、第４図は、第
３図の作用を示す為のタイミングチャートである。 １０１．１０８・・・カウンタ １０２．１０９・・・Ｒ，ＯＭ １０３、−Ａ−１−０−−−少ジスタ ＩＪ３，１１４・・・ＡＮＤゲート 代理人 弁耶士 則 近 憲 佑 （ほか１名）
Claims (1)
- パルスか入力される毎にカウント信号を出力するカウン
タと、前記カウント信号をアドレスとして受はデータを
出力する記憶部とで成るパルス発生回路がｎ段（ｎ≧２
）接続されて成るタイミング信号発生回路であって、前
段のパルス発生回路から出力されるパルスを、自身のパ
ルス発生回路から出力されるパルスでマスクするケート
ｖｎ個具備することを特徴とするタイミング信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117677A JPS599733A (ja) | 1982-07-08 | 1982-07-08 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117677A JPS599733A (ja) | 1982-07-08 | 1982-07-08 | タイミング信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS599733A true JPS599733A (ja) | 1984-01-19 |
Family
ID=14717552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57117677A Pending JPS599733A (ja) | 1982-07-08 | 1982-07-08 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599733A (ja) |
-
1982
- 1982-07-08 JP JP57117677A patent/JPS599733A/ja active Pending
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