JPH0710007B2 - 超電導トランジスタ集積回路 - Google Patents
超電導トランジスタ集積回路Info
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- JPH0710007B2 JPH0710007B2 JP60041119A JP4111985A JPH0710007B2 JP H0710007 B2 JPH0710007 B2 JP H0710007B2 JP 60041119 A JP60041119 A JP 60041119A JP 4111985 A JP4111985 A JP 4111985A JP H0710007 B2 JPH0710007 B2 JP H0710007B2
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- JP
- Japan
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- superconducting
- integrated circuit
- superconducting transistor
- transistor integrated
- substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/128—Junction-based devices having three or more electrodes, e.g. transistor-like structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/44—Conductive materials thereof
- H10W20/4484—Superconducting materials
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は極低温で動作する超電導トランジスタにおい
て、特に半導体と超電導体とを組み合わせ、制御電極を
有する電界効果型の超電導トランジスタ回路に好適な超
電導トランジスタ集積回路に関する。
て、特に半導体と超電導体とを組み合わせ、制御電極を
有する電界効果型の超電導トランジスタ回路に好適な超
電導トランジスタ集積回路に関する。
半導体を有し、かつその特性を制御するための電極を有
する超電導デバイスとしては、テイー・デイー・クラー
ク（T.D.Clark）によつて提案されたJOFET（ジヤーナル
・オブ・アプライド・フイジクス（J.Appl.Phys.）51,2
736（1980））が知れている。このデバイスは電流利得
が１以上になることはなく、回路利得及び回路安定動作
の点から満足できなかつた。これらの問題を解決する超
電導デバイスが、特開昭57−106186に開示されている。
しかし、この構造では２つの超電導電極の間に制御する
ための電極に設けることができない。又、この単一デバ
イスで回路をいかに構成し、集積化を行うかについては
明示されていない。
する超電導デバイスとしては、テイー・デイー・クラー
ク（T.D.Clark）によつて提案されたJOFET（ジヤーナル
・オブ・アプライド・フイジクス（J.Appl.Phys.）51,2
736（1980））が知れている。このデバイスは電流利得
が１以上になることはなく、回路利得及び回路安定動作
の点から満足できなかつた。これらの問題を解決する超
電導デバイスが、特開昭57−106186に開示されている。
しかし、この構造では２つの超電導電極の間に制御する
ための電極に設けることができない。又、この単一デバ
イスで回路をいかに構成し、集積化を行うかについては
明示されていない。
本発明の目的は、半導体と超電導体とを組み合わせた極
低温で動作するトランジスタ型のデバイスからなる集積
回路において、デバイスの性能を向上させ、スイツチン
グ速度の高速化、回路構成を容易にし回路の高集積化を
可能とする超電導トランジスタ集積回路を提供すること
にある。
低温で動作するトランジスタ型のデバイスからなる集積
回路において、デバイスの性能を向上させ、スイツチン
グ速度の高速化、回路構成を容易にし回路の高集積化を
可能とする超電導トランジスタ集積回路を提供すること
にある。
本発明は上記目的を達成するために、半導体チヤネルに
よつて結ばれた、第１及び第２の超電導電極と、該半導
体と絶縁膜によつて隔てられた第３の制御用電極で構成
されている超電導トランジスタにおいて、低キヤリア濃
度の半導体層に選択的に不純物を高濃度に導入した。基
板とソース，ドレイン電極を同一平面に形成し、上記半
導体層を接続し選択的にエツチングを行うことによりト
ランジスタの端子を全て同一面側から取り出すことを可
能とせしめた。これにより超電導トランジスタとコンデ
ンサ、抵抗、ジヨセフソン接合素子の超電導配線による
回路を容易に実現し、超電導トランジスタ集積回路の高
集積化，高速化が可能とした。また同一の基板を、分離
障壁層を用いることで、多層に超電導トランジスタ、配
線を設置することを可能にした。
よつて結ばれた、第１及び第２の超電導電極と、該半導
体と絶縁膜によつて隔てられた第３の制御用電極で構成
されている超電導トランジスタにおいて、低キヤリア濃
度の半導体層に選択的に不純物を高濃度に導入した。基
板とソース，ドレイン電極を同一平面に形成し、上記半
導体層を接続し選択的にエツチングを行うことによりト
ランジスタの端子を全て同一面側から取り出すことを可
能とせしめた。これにより超電導トランジスタとコンデ
ンサ、抵抗、ジヨセフソン接合素子の超電導配線による
回路を容易に実現し、超電導トランジスタ集積回路の高
集積化，高速化が可能とした。また同一の基板を、分離
障壁層を用いることで、多層に超電導トランジスタ、配
線を設置することを可能にした。
以下、本発明を実施例を参照して詳細に説明する。
第１図は、本発明第１の実施例による超電導トランジス
タ集積回路の断面図である。基板（多結晶シリコン層）
６に対して同じ側に複数の超電導トランジスタ8,9が平
面状に形成されている構造をしている。
タ集積回路の断面図である。基板（多結晶シリコン層）
６に対して同じ側に複数の超電導トランジスタ8,9が平
面状に形成されている構造をしている。
以下、第２図により作製方法の一例を示す。
Si基板７にＢを選択的に1018〜1020cm-3導入し、拡散層
10を局在的に形成する（第２図（ａ））。次いで前記基
板７の表面にNb薄膜を形成し、これをCF4ガスによるイ
オンエツチングによつて加工し、第１と第２の超電導電
極2,3（ソース，ドレイン電極）をそれぞれ得る（第２
図（ｂ））。
10を局在的に形成する（第２図（ａ））。次いで前記基
板７の表面にNb薄膜を形成し、これをCF4ガスによるイ
オンエツチングによつて加工し、第１と第２の超電導電
極2,3（ソース，ドレイン電極）をそれぞれ得る（第２
図（ｂ））。
続いてエピタキシヤル技術を使つてSiを蒸着し200μｍ
の厚さの多結晶Si層６を形成する（第２図（ｃ））。次
にSi基板７の下部からKOHによるエツチングを行い加工
を施し、厚さ300nmのチヤネル層１を得る（第２図
（ｄ））。
の厚さの多結晶Si層６を形成する（第２図（ｃ））。次
にSi基板７の下部からKOHによるエツチングを行い加工
を施し、厚さ300nmのチヤネル層１を得る（第２図
（ｄ））。
続いてチヤネル層１の下部を熱酸化して80nmのSiO2より
なる絶縁物層５を形成した後（第２図（ｅ））制御電極
４としてAlを蒸着法により約400nm被着させ、所望形状
に加工した（第２図（ｆ））。
なる絶縁物層５を形成した後（第２図（ｅ））制御電極
４としてAlを蒸着法により約400nm被着させ、所望形状
に加工した（第２図（ｆ））。
以上によつて、複数の超電導トランジスタを同時に、平
面状に並べて得ることができた。なおこれらの超電導ト
ランジスタは、超電導配線により容易に結線することが
でき、超電導トランジスタ集積回路が実現される。
面状に並べて得ることができた。なおこれらの超電導ト
ランジスタは、超電導配線により容易に結線することが
でき、超電導トランジスタ集積回路が実現される。
基板７、拡散層１としては、1019cm-3以上のP,B,As等の
不純物を含んだSiまたはGe、あるいは1017cm-3以上のS
i,Zn,Ge等の不純物を含んだGaAs,InP,InAsを用いても同
様の効果を得ることができる。超電導電極2,3を構成す
る材料はPb及びPbを主成分とした合金、Nb、Nb化合物等
一般の超電導材料を用いて十分である。
不純物を含んだSiまたはGe、あるいは1017cm-3以上のS
i,Zn,Ge等の不純物を含んだGaAs,InP,InAsを用いても同
様の効果を得ることができる。超電導電極2,3を構成す
る材料はPb及びPbを主成分とした合金、Nb、Nb化合物等
一般の超電導材料を用いて十分である。
以上に示した超電導トランジスタ集積回路は、超電導ト
ランジスタを平面状に形成することで、同一面からソー
ス，ドレイン，ゲート電極の３つの端子を取り出すこと
ができ、超電導配線による回路構成が容易となり、高集
積，高速の回路が提供できる。また少ない工程で同時に
複数の超電導トランジスタを精度よく、再現性よく容易
に作製することができる等の効果がある。
ランジスタを平面状に形成することで、同一面からソー
ス，ドレイン，ゲート電極の３つの端子を取り出すこと
ができ、超電導配線による回路構成が容易となり、高集
積，高速の回路が提供できる。また少ない工程で同時に
複数の超電導トランジスタを精度よく、再現性よく容易
に作製することができる等の効果がある。
第３図は、本発明第２の実施例で、超電導トランジスタ
とコンデンサから構成されている回路である。超電導ト
ランジスタの構造，作製方法は第１の実施例と同様で
ある。コンデンサは次のようにして形成される。基板７
上に電極13としてAlを蒸着法により約300nm被着させ、
加工する。その後第１の実施例で示した作製プロセスに
より超電導トランジスタを形成し、電極13の下部にSi
O2を約30nm蒸着し、絶縁物層12を得る。続いて対向電極
11としてAlを蒸着法により約300nm被着させる。この電
極11は、超電導トランジスタとを結ぶ配線の役割をも
同時にする。電極11はPb等の超電導電極材料を用いても
よい。絶縁物層12としては、Al2O3,Ta2O5,SiO等を用い
ても同様の効果を得ることができる。
とコンデンサから構成されている回路である。超電導ト
ランジスタの構造，作製方法は第１の実施例と同様で
ある。コンデンサは次のようにして形成される。基板７
上に電極13としてAlを蒸着法により約300nm被着させ、
加工する。その後第１の実施例で示した作製プロセスに
より超電導トランジスタを形成し、電極13の下部にSi
O2を約30nm蒸着し、絶縁物層12を得る。続いて対向電極
11としてAlを蒸着法により約300nm被着させる。この電
極11は、超電導トランジスタとを結ぶ配線の役割をも
同時にする。電極11はPb等の超電導電極材料を用いても
よい。絶縁物層12としては、Al2O3,Ta2O5,SiO等を用い
ても同様の効果を得ることができる。
以上に示した超電導トランジスタ集積回路は、容易なプ
ロセス工程で、超電導トランジスタとコンデンサを共存
させ作製することができる。これを用いると多種の回路
構成が可能となる等の効果がある。
ロセス工程で、超電導トランジスタとコンデンサを共存
させ作製することができる。これを用いると多種の回路
構成が可能となる等の効果がある。
第４図は、本発明の第３の実施例で、超電導トランジス
タと抵抗から構成されている回路である。この回路は次
のようにして形成される。基板７上に超電導トランジス
タにおける電極2,3と同時にNbによる電極13を形成す
る。抵抗層14はあらかじめ、1012〜1014cm-3の低キヤリ
ア濃度にＢ等の不純物が導入された拡散層である。これ
は、極低温状態にすると抵抗を示す。その後第１の実施
例に示した作製プロセスにより超電導トランジスタを
形成し、抵抗層14の下部にPbからなる超電導電極11を蒸
着法により約300nm被着し、加工を施して超電導トラン
ジスタと抵抗を結線する。なお、拡散層である抵抗層
14に代わり、AuIn2などの薄膜抵抗を用いても同様の効
果がある。
タと抵抗から構成されている回路である。この回路は次
のようにして形成される。基板７上に超電導トランジス
タにおける電極2,3と同時にNbによる電極13を形成す
る。抵抗層14はあらかじめ、1012〜1014cm-3の低キヤリ
ア濃度にＢ等の不純物が導入された拡散層である。これ
は、極低温状態にすると抵抗を示す。その後第１の実施
例に示した作製プロセスにより超電導トランジスタを
形成し、抵抗層14の下部にPbからなる超電導電極11を蒸
着法により約300nm被着し、加工を施して超電導トラン
ジスタと抵抗を結線する。なお、拡散層である抵抗層
14に代わり、AuIn2などの薄膜抵抗を用いても同様の効
果がある。
以上に示した超電導トランジスタ集積回路は、容易なプ
ロセスで超電導トランジスタと抵抗を共存させ作製する
ことができる。これを用いると多種の回路構成が可能と
なる等の効果がある。
ロセスで超電導トランジスタと抵抗を共存させ作製する
ことができる。これを用いると多種の回路構成が可能と
なる等の効果がある。
第５図は、本発明の第４の実施例で超電導トランジスタ
とシヨセフソン接合素子で構成されている回路である。
この回路は次のようにして形成される。基板７上に、超
電導トランジスタの電極2,3を形成するのと同時に、Nb
による電極13を形成する。超電導弱結合層15を形成した
後、Pbからなる超電導電極11を蒸着法により約300nm被
着し、加工を施し対向電極を形成する。この電極11は、
ジヨセフソン接合素子の対向電極であるとともに、超電
導トランジスタとの結線になる。なお、超電導弱結合層
15は、超電導電極13の薄い酸化膜、あるいは薄い半導体
層等からなる。以上に示した超電導トランジスタ集積回
路によれば、容易なプロセス，構造で超電導トランジス
タとジヨセフソン接合素子を共存させ、作製することが
できる。これを用いると、ジヨセフソン接合素子と超電
導トランジスタの欠点を互いに補う超電導トランジスタ
集積回路を提供できる。
とシヨセフソン接合素子で構成されている回路である。
この回路は次のようにして形成される。基板７上に、超
電導トランジスタの電極2,3を形成するのと同時に、Nb
による電極13を形成する。超電導弱結合層15を形成した
後、Pbからなる超電導電極11を蒸着法により約300nm被
着し、加工を施し対向電極を形成する。この電極11は、
ジヨセフソン接合素子の対向電極であるとともに、超電
導トランジスタとの結線になる。なお、超電導弱結合層
15は、超電導電極13の薄い酸化膜、あるいは薄い半導体
層等からなる。以上に示した超電導トランジスタ集積回
路によれば、容易なプロセス，構造で超電導トランジス
タとジヨセフソン接合素子を共存させ、作製することが
できる。これを用いると、ジヨセフソン接合素子と超電
導トランジスタの欠点を互いに補う超電導トランジスタ
集積回路を提供できる。
第６図は、本発明第５の実施例で、多層配線構造の超電
導トランジスタ集積回路である。配線，素子の間を電気
的，化学的に分離するための分離障壁17を設けている。
この回路は以下のようにして形成される。
導トランジスタ集積回路である。配線，素子の間を電気
的，化学的に分離するための分離障壁17を設けている。
この回路は以下のようにして形成される。
第１の実施例に示した作製プロセスにより、超電導トラ
ンジスタ，を作製した後、多結晶Si層６に上部から
選択的KOHによる異方性エツチングを行い加工する。加
工した側壁を熱酸化して40nmのSiO2よりなる分離障壁層
17を形成する。その後分離障壁層によつて囲まれた中
に、超電導トランジスタ、ジヨセフソン接合素子、配
線、抵抗、コンデンサ等16を形成する。このようにして
同じ多結晶Si中に局在的に配線、素子を形成することが
できる。以上に示した超電導集積回路は、素子、あるい
は配線間の寄生容量を小さくし、かつ完全に電気的，化
学的に分離することができるため、多層構造により高集
積化が可能となり、超高速で動作する回路を提供でき
る。
ンジスタ，を作製した後、多結晶Si層６に上部から
選択的KOHによる異方性エツチングを行い加工する。加
工した側壁を熱酸化して40nmのSiO2よりなる分離障壁層
17を形成する。その後分離障壁層によつて囲まれた中
に、超電導トランジスタ、ジヨセフソン接合素子、配
線、抵抗、コンデンサ等16を形成する。このようにして
同じ多結晶Si中に局在的に配線、素子を形成することが
できる。以上に示した超電導集積回路は、素子、あるい
は配線間の寄生容量を小さくし、かつ完全に電気的，化
学的に分離することができるため、多層構造により高集
積化が可能となり、超高速で動作する回路を提供でき
る。
分離障壁層として、Si3N4、あるいは背中合わせになる
ダイオードを用いても同様の効果が得られる。
ダイオードを用いても同様の効果が得られる。
本発明によれば、超電導トランジスタを搭載した回路を
容易に構成することができ、製造にも極めて有利で回路
の高集積化が可能となる。従つて信頼性と再現性に優れ
た超高速回路を提供できる効果がある。本発明により特
開昭57−106186で開示されている素子により集積回路を
構成するのは、プロセス的に困難で、回路の信頼性に欠
けるという問題を解決した。
容易に構成することができ、製造にも極めて有利で回路
の高集積化が可能となる。従つて信頼性と再現性に優れ
た超高速回路を提供できる効果がある。本発明により特
開昭57−106186で開示されている素子により集積回路を
構成するのは、プロセス的に困難で、回路の信頼性に欠
けるという問題を解決した。
第１図は本発明第１の実施例による超電導トランジスタ
集積回路の構造を示す断面図、第２図はその製造工程を
示す断面図である。第３図は本発明第２の実施例、第４
図は本発明第３の実施例、第５図は本発明第４の実施
例、第６図は本発明第５の実施例による超電導トランジ
スタ集積回路の構造を示す断面図である。 １……チヤネル層、２……超電導電極（ソース電極）、
３……超電導電極（ドレイン電極）、４……制御電極、
５……絶縁物層、６……基板（多結晶シリコン層）、７
……Si基板、，……超電導トランジスタ、10……拡
散層、11,13……電極、12……絶縁物層、14……拡散
層、15……超電導弱結合層、16……素子，配線、17……
分離障壁層。
集積回路の構造を示す断面図、第２図はその製造工程を
示す断面図である。第３図は本発明第２の実施例、第４
図は本発明第３の実施例、第５図は本発明第４の実施
例、第６図は本発明第５の実施例による超電導トランジ
スタ集積回路の構造を示す断面図である。 １……チヤネル層、２……超電導電極（ソース電極）、
３……超電導電極（ドレイン電極）、４……制御電極、
５……絶縁物層、６……基板（多結晶シリコン層）、７
……Si基板、，……超電導トランジスタ、10……拡
散層、11,13……電極、12……絶縁物層、14……拡散
層、15……超電導弱結合層、16……素子，配線、17……
分離障壁層。
フロントページの続き (72)発明者 青木 正明 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 川辺 潮 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−176781（ＪＰ，Ａ)
Claims (5)
- 【請求項１】基板と一対の超電導電極が同一平面上にあ
り、すくなくとも上記一対の超電導電極間の上部に半導
体層を設け、上記半導体層上に絶縁物層を介して上記一
対の超電導電極間の上記半導体層中を流れる電流を制御
する手段を設けた超電導トランジスタで構成されている
ことを特徴とする超電導トランジスタ集積回路。 - 【請求項２】特許請求の範囲第１項記載の超電導トラン
ジスタ集積回路において、上記超電導トランジスタを複
数個有し、上記超電導トランジスタ間、あるいは他の素
子との結線は、同一基板上に形成された超電導膜で行う
ことを特徴とする超電導トランジスタ集積回路。 - 【請求項３】特許請求の範囲第１項記載の超電導トラン
ジスタ集積回路において、上記制御する手段は常電導金
属よりなることを特徴とする超電導トランジスタ集積回
路。 - 【請求項４】特許請求の範囲第１項記載の超電導トラン
ジスタ集積回路において、上記半導体層は、低キャリア
濃度基板からなり、選択的に不純物を高濃度に導入した
ものであることを特徴とする超電導トランジスタ集積回
路。 - 【請求項５】特許請求の範囲第１項記載の超電導トラン
ジスタ集積回路において、上記基板の両面に、分離障壁
層を介して配線又は素子を設けたことを特徴とする超電
導トランジスタ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041119A JPH0710007B2 (ja) | 1985-03-04 | 1985-03-04 | 超電導トランジスタ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60041119A JPH0710007B2 (ja) | 1985-03-04 | 1985-03-04 | 超電導トランジスタ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201467A JPS61201467A (ja) | 1986-09-06 |
| JPH0710007B2 true JPH0710007B2 (ja) | 1995-02-01 |
Family
ID=12599564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60041119A Expired - Lifetime JPH0710007B2 (ja) | 1985-03-04 | 1985-03-04 | 超電導トランジスタ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0710007B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910002311B1 (ko) * | 1987-02-27 | 1991-04-11 | 가부시기가이샤 히다찌세이사꾸쇼 | 초전도 디바이스 |
| KR20020093252A (ko) * | 2001-06-07 | 2002-12-16 | 유피아이 주식회사 | 가구용 힌지 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176781A (en) * | 1981-04-22 | 1982-10-30 | Toshiba Corp | Superconductive device |
-
1985
- 1985-03-04 JP JP60041119A patent/JPH0710007B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61201467A (ja) | 1986-09-06 |
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