JPH07106330A - 半導体装置における絶縁層の形成方法 - Google Patents
半導体装置における絶縁層の形成方法Info
- Publication number
- JPH07106330A JPH07106330A JP25326493A JP25326493A JPH07106330A JP H07106330 A JPH07106330 A JP H07106330A JP 25326493 A JP25326493 A JP 25326493A JP 25326493 A JP25326493 A JP 25326493A JP H07106330 A JPH07106330 A JP H07106330A
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- JP
- Japan
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- insulating layer
- forming
- layer
- film
- plasma
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- Pending
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- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 絶縁層の製造工程における制御を容易にし、
しかも耐熱性・絶縁耐圧・膜応力等の絶縁層としての性
能や信頼性の向上を可能にする半導体装置における絶縁
層の形成方法を提供することである。 【構成】 半導体基板１１の主表面側に金属層１３を形
成する工程と、前記金属層１３を覆う第一の絶縁層１４
を形成する工程と、前記第一の絶縁層１４を覆う第二の
絶縁層１５を形成する工程とを有し、前記第一の絶縁層
１４が前記第二の絶縁層１５より膜応力が低くしかも絶
縁耐圧が高くなるようにする。
しかも耐熱性・絶縁耐圧・膜応力等の絶縁層としての性
能や信頼性の向上を可能にする半導体装置における絶縁
層の形成方法を提供することである。 【構成】 半導体基板１１の主表面側に金属層１３を形
成する工程と、前記金属層１３を覆う第一の絶縁層１４
を形成する工程と、前記第一の絶縁層１４を覆う第二の
絶縁層１５を形成する工程とを有し、前記第一の絶縁層
１４が前記第二の絶縁層１５より膜応力が低くしかも絶
縁耐圧が高くなるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置における絶
縁層の形成方法に関するものである。
縁層の形成方法に関するものである。
【０００２】
【従来の技術】多層配線構造を有する半導体装置におけ
る層間絶縁層の平坦化技術として、ＳＯＧ（Ｓｐｉｎ
Ｏｎ Ｇｌａｓｓ）が多用される。ＳＯＧを用いた平坦
化技術において、従来は、Ａｌを主材料とする配線層直
上部にプラズマＣＶＤ装置で成膜されたＳｉＯ膜（以下
プラズマ酸化膜と称する）を形成し、その後ＳＯＧ層を
塗布形成するのが一般的であった。
る層間絶縁層の平坦化技術として、ＳＯＧ（Ｓｐｉｎ
Ｏｎ Ｇｌａｓｓ）が多用される。ＳＯＧを用いた平坦
化技術において、従来は、Ａｌを主材料とする配線層直
上部にプラズマＣＶＤ装置で成膜されたＳｉＯ膜（以下
プラズマ酸化膜と称する）を形成し、その後ＳＯＧ層を
塗布形成するのが一般的であった。
【０００３】図３は、上記従来技術の一例を模式的に示
した断面図で、３１はシリコン基板、３２はフィールド
絶縁層、３３はＡｌを主材料とする金属層、３４はプラ
ズマ酸化膜、３５はＳＯＧ層である。
した断面図で、３１はシリコン基板、３２はフィールド
絶縁層、３３はＡｌを主材料とする金属層、３４はプラ
ズマ酸化膜、３５はＳＯＧ層である。
【０００４】
【発明が解決しようとする課題】従来の技術において、
プラズマ酸化膜３４は、層間絶縁層として、絶縁耐圧が
高く、膜応力が低く、段差被覆性が良好でなければなら
ない。また、ＳＯＧキュア時の熱負荷に対する耐熱性も
必要である。そこで、従来は、１×１０9 ｄｙｎ／ｃｍ
2 程度の圧縮応力を持ち、しかも他の膜特性が良好とな
るように成膜条件が設定されたプラズマ酸化膜が主に用
いられていた。しかし、このような膜特性をすべて兼ね
備えたプラズマ酸化膜を形成するのは、製造工程での制
御が困難であるという問題点があった。
プラズマ酸化膜３４は、層間絶縁層として、絶縁耐圧が
高く、膜応力が低く、段差被覆性が良好でなければなら
ない。また、ＳＯＧキュア時の熱負荷に対する耐熱性も
必要である。そこで、従来は、１×１０9 ｄｙｎ／ｃｍ
2 程度の圧縮応力を持ち、しかも他の膜特性が良好とな
るように成膜条件が設定されたプラズマ酸化膜が主に用
いられていた。しかし、このような膜特性をすべて兼ね
備えたプラズマ酸化膜を形成するのは、製造工程での制
御が困難であるという問題点があった。
【０００５】本発明の目的は、絶縁層の製造工程におけ
る制御を容易にし、しかも耐熱性・絶縁耐圧・膜応力等
の絶縁層としての性能や信頼性の向上を可能にする半導
体装置における絶縁層の形成方法を提供することであ
る。
る制御を容易にし、しかも耐熱性・絶縁耐圧・膜応力等
の絶縁層としての性能や信頼性の向上を可能にする半導
体装置における絶縁層の形成方法を提供することであ
る。
【０００６】
【課題を解決するための手段】第一の発明における半導
体装置の絶縁層の形成方法は、半導体基板の主表面側に
金属層を形成する工程と、前記金属層を覆う第一の絶縁
層を形成する工程と、前記第一の絶縁層を覆う第二の絶
縁層を形成する工程とを有し、前記第一の絶縁層は前記
第二の絶縁層より膜応力が低くしかも絶縁耐圧が高くな
るようにするものである。また、第二の発明における半
導体装置の絶縁層の形成方法は、前記第一の絶縁層と前
記第二の絶縁層を同一プラズマＣＶＤ装置で連続的に形
成し、前記第一の絶縁層と前記第二の絶縁層とでプラズ
マの放電パワーを変化させるものである。
体装置の絶縁層の形成方法は、半導体基板の主表面側に
金属層を形成する工程と、前記金属層を覆う第一の絶縁
層を形成する工程と、前記第一の絶縁層を覆う第二の絶
縁層を形成する工程とを有し、前記第一の絶縁層は前記
第二の絶縁層より膜応力が低くしかも絶縁耐圧が高くな
るようにするものである。また、第二の発明における半
導体装置の絶縁層の形成方法は、前記第一の絶縁層と前
記第二の絶縁層を同一プラズマＣＶＤ装置で連続的に形
成し、前記第一の絶縁層と前記第二の絶縁層とでプラズ
マの放電パワーを変化させるものである。
【０００７】
【実施例】図２は、ＳｉＨ4 とＮ2 Ｏを使用したプラズ
マＣＶＤ装置において形成されるプラズマ酸化膜の特性
の、プラズマ放電パワー依存性を示した図である。図２
において、ａに示した放電パワーの方がｂで示した放電
パワーより低いが、放電パワー以外の成膜条件は同一に
設定されている。ｂで示した放電パワーで成膜すると、
１×１０9 ｄｙｎ／ｃｍ2 程度の圧縮応力を持つ従来例
と同様のプラズマ酸化膜となる。これに対して、ａで示
した放電パワーで成膜すると、５×１０9 ｄｙｎ／ｃｍ
2 程度の圧縮応力を持つプラズマ酸化膜となる。そこ
で、ｂで示した放電パワーで成膜するのに比べて、絶縁
耐圧が高く（図示せず）、ＢＯＥ（Ｂｕｆｆｅｒｅｄ
Ｏｘｉｄｅ Ｅｔｃｈｅｎｔ）によるエッチング速度と
膜応力が低くなり、膜厚均一性が良くなる。
マＣＶＤ装置において形成されるプラズマ酸化膜の特性
の、プラズマ放電パワー依存性を示した図である。図２
において、ａに示した放電パワーの方がｂで示した放電
パワーより低いが、放電パワー以外の成膜条件は同一に
設定されている。ｂで示した放電パワーで成膜すると、
１×１０9 ｄｙｎ／ｃｍ2 程度の圧縮応力を持つ従来例
と同様のプラズマ酸化膜となる。これに対して、ａで示
した放電パワーで成膜すると、５×１０9 ｄｙｎ／ｃｍ
2 程度の圧縮応力を持つプラズマ酸化膜となる。そこ
で、ｂで示した放電パワーで成膜するのに比べて、絶縁
耐圧が高く（図示せず）、ＢＯＥ（Ｂｕｆｆｅｒｅｄ
Ｏｘｉｄｅ Ｅｔｃｈｅｎｔ）によるエッチング速度と
膜応力が低くなり、膜厚均一性が良くなる。
【０００８】図１は、本発明の実施例を模式的に示した
断面図であり、１１は半導体基板、１２はフィールド絶
縁層、１３はＡｌを主材料とする金属層、１４は第一の
プラズマ酸化膜、１５は第二のプラズマ酸化膜、１６は
ＳＯＧ層である。
断面図であり、１１は半導体基板、１２はフィールド絶
縁層、１３はＡｌを主材料とする金属層、１４は第一の
プラズマ酸化膜、１５は第二のプラズマ酸化膜、１６は
ＳＯＧ層である。
【０００９】次に、図１にしたがって、実施例のプラズ
マ酸化膜（絶縁層）の形成方法を説明する。
マ酸化膜（絶縁層）の形成方法を説明する。
【００１０】半導体基板１１の主表面側にフィールド絶
縁層１２を形成し、Ａｌを主材料とする金属層１３を通
常の成膜工程とフォトリソグラフィー工程とエッチング
工程を用いて形成する。ここで、金属層１３の膜厚は、
７００〜９００ｎｍである。つぎに、プラズマＣＶＤ装
置において、第一のプラズマ酸化膜１４を図２のａの放
電パワーで５０〜１５０ｎｍ形成し、続いて同一プラズ
マＣＶＤ装置で、第二のプラズマ酸化膜１５を図２のｂ
の放電パワーで２００〜５００ｎｍ形成する。その後、
通常の方法で、ＳＯＧ層１６を塗布した後、キュアす
る。
縁層１２を形成し、Ａｌを主材料とする金属層１３を通
常の成膜工程とフォトリソグラフィー工程とエッチング
工程を用いて形成する。ここで、金属層１３の膜厚は、
７００〜９００ｎｍである。つぎに、プラズマＣＶＤ装
置において、第一のプラズマ酸化膜１４を図２のａの放
電パワーで５０〜１５０ｎｍ形成し、続いて同一プラズ
マＣＶＤ装置で、第二のプラズマ酸化膜１５を図２のｂ
の放電パワーで２００〜５００ｎｍ形成する。その後、
通常の方法で、ＳＯＧ層１６を塗布した後、キュアす
る。
【００１１】上記実施例では、絶縁層を二層構造とし、
第一の絶縁層を低応力・高絶縁耐圧層、第二の絶縁層を
高耐熱層のように、それぞれの絶縁層の目的を異ならせ
ているため、それぞれの目的に応じて、製造工程におけ
る最適条件設定が可能となる。そこで、製造工程におけ
る制御が簡単になり、耐熱性・絶縁耐圧・膜応力等の絶
縁層としての性能や信頼性が、絶縁層全体として、向上
する。
第一の絶縁層を低応力・高絶縁耐圧層、第二の絶縁層を
高耐熱層のように、それぞれの絶縁層の目的を異ならせ
ているため、それぞれの目的に応じて、製造工程におけ
る最適条件設定が可能となる。そこで、製造工程におけ
る制御が簡単になり、耐熱性・絶縁耐圧・膜応力等の絶
縁層としての性能や信頼性が、絶縁層全体として、向上
する。
【００１２】また、上記実施例では、同一プラズマＣＶ
Ｄ装置で放電パワー条件だけを変更した連続ステップで
形成するため、新たな成膜装置やガス系の供給・排気配
管が不要である。
Ｄ装置で放電パワー条件だけを変更した連続ステップで
形成するため、新たな成膜装置やガス系の供給・排気配
管が不要である。
【００１３】尚、上記実施例では、多層配線構造を有す
る半導体装置における平坦化技術に用いるＳＯＧ層の下
に形成されるプラズマ酸化膜に適用したが、最終保護層
として用いるプラズマ窒化膜の下に形成されるプラズマ
酸化膜に適用してもかまわない。
る半導体装置における平坦化技術に用いるＳＯＧ層の下
に形成されるプラズマ酸化膜に適用したが、最終保護層
として用いるプラズマ窒化膜の下に形成されるプラズマ
酸化膜に適用してもかまわない。
【００１４】
【発明の効果】本発明の半導体装置における絶縁層の形
成方法では、絶縁層を二層構造とし、第一の絶縁層を低
応力・高絶縁耐圧層、第二の絶縁層を高耐熱層のよう
に、それぞれの絶縁層の目的を異ならせているため、そ
れぞれの目的に応じて、製造工程における最適条件設定
が可能となる。したがって、絶縁層の製造工程における
制御が容易になり、しかも耐熱性・絶縁耐圧・膜応力等
の絶縁層としての性能や信頼性の向上が可能になる。
成方法では、絶縁層を二層構造とし、第一の絶縁層を低
応力・高絶縁耐圧層、第二の絶縁層を高耐熱層のよう
に、それぞれの絶縁層の目的を異ならせているため、そ
れぞれの目的に応じて、製造工程における最適条件設定
が可能となる。したがって、絶縁層の製造工程における
制御が容易になり、しかも耐熱性・絶縁耐圧・膜応力等
の絶縁層としての性能や信頼性の向上が可能になる。
【図１】本発明の実施例を模式的に示した断面図であ
る。
る。
【図２】本発明の実施例におけるプラズマ酸化膜特性の
プラズマ放電パワー依存性を示した図である。
プラズマ放電パワー依存性を示した図である。
【図３】従来例を模式的に示した断面図である。
１１………半導体基板 １３………金属層 １４………第一のプラズマ酸化膜（第一の絶縁層） １５………第二のプラズマ酸化膜（第二の絶縁層）
Claims (4)
- 【請求項１】 半導体基板の主表面側に金属層を形成す
る工程と、 上記金属層を覆う第一の絶縁層を形成する工程と、 上記第一の絶縁層を覆う第二の絶縁層を形成する工程と
を有し、 上記第一の絶縁層は上記第二の絶縁層より膜応力が低く
しかも絶縁耐圧が高くなるようにすることを特徴とする
半導体装置における絶縁層の形成方法。 - 【請求項２】 半導体基板の主表面側に金属層を形成す
る工程と、 上記金属層を覆う第一の絶縁層をプラズマＣＶＤ装置で
形成する工程と、 上記第一の絶縁層を覆う第二の絶縁層を上記プラズマＣ
ＶＤ装置で連続的に形成する工程とを有し、 上記第一の絶縁層と上記第二の絶縁層とでプラズマの放
電パワーを変化させることを特徴とする半導体装置にお
ける絶縁層の形成方法。 - 【請求項３】 上記金属層がＡｌを主材料とするもので
あることを特徴とする請求項１または請求項２に記載の
半導体装置における絶縁層の形成方法。 - 【請求項４】 上記第一の絶縁層と上記第二の絶縁層が
酸化シリコンを主成分とした層であることを特徴とする
請求項１または請求項２に記載の半導体装置における絶
縁層の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25326493A JPH07106330A (ja) | 1993-10-08 | 1993-10-08 | 半導体装置における絶縁層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25326493A JPH07106330A (ja) | 1993-10-08 | 1993-10-08 | 半導体装置における絶縁層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106330A true JPH07106330A (ja) | 1995-04-21 |
Family
ID=17248865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25326493A Pending JPH07106330A (ja) | 1993-10-08 | 1993-10-08 | 半導体装置における絶縁層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106330A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09102494A (ja) * | 1995-10-09 | 1997-04-15 | Toshiba Corp | 半導体装置の保護膜およびその形成方法 |
| JP2009170544A (ja) * | 2008-01-11 | 2009-07-30 | Rohm Co Ltd | 半導体装置 |
| JP2012156356A (ja) * | 2011-01-27 | 2012-08-16 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2023115346A (ja) * | 2019-05-16 | 2023-08-18 | ウルフスピード インコーポレイテッド | リフローされた金属間誘電体層を有するパワー半導体デバイス |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02284447A (ja) * | 1989-04-26 | 1990-11-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH03280539A (ja) * | 1990-03-29 | 1991-12-11 | Fuji Electric Co Ltd | 絶縁膜を備えた半導体装置の製造方法 |
| JPH04177751A (ja) * | 1990-11-09 | 1992-06-24 | Sony Corp | 絶縁膜の形成方法 |
| JPH0745610A (ja) * | 1993-07-28 | 1995-02-14 | Matsushita Electron Corp | 半導体装置の製造方法 |
-
1993
- 1993-10-08 JP JP25326493A patent/JPH07106330A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02284447A (ja) * | 1989-04-26 | 1990-11-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH03280539A (ja) * | 1990-03-29 | 1991-12-11 | Fuji Electric Co Ltd | 絶縁膜を備えた半導体装置の製造方法 |
| JPH04177751A (ja) * | 1990-11-09 | 1992-06-24 | Sony Corp | 絶縁膜の形成方法 |
| JPH0745610A (ja) * | 1993-07-28 | 1995-02-14 | Matsushita Electron Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09102494A (ja) * | 1995-10-09 | 1997-04-15 | Toshiba Corp | 半導体装置の保護膜およびその形成方法 |
| JP2009170544A (ja) * | 2008-01-11 | 2009-07-30 | Rohm Co Ltd | 半導体装置 |
| JP2012156356A (ja) * | 2011-01-27 | 2012-08-16 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2023115346A (ja) * | 2019-05-16 | 2023-08-18 | ウルフスピード インコーポレイテッド | リフローされた金属間誘電体層を有するパワー半導体デバイス |
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