JPH07112238B2 - 画像処理回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はファクシミリ装置等においてデジタルの画像信
号に変換された画像データをディザ処理する際に拡大・
縮小処理を行う画像処理会すに関する。

〔従来技術〕

ファクシミリ装置等の画像データを取り扱う装置におい
ては、デジタルデータとして保持されている画像データ
をデータ処理により拡大・縮小可能であることが望まし
く、そのための回路が種々提案されている。

一方、ファクシミリ装置等では原稿画像が単純な白・黒
の画像ではなく、中間調を有する写真であるような場合
にもその階調を表現し得る方法としてディザ処理が実用
化されている。

〔発明が解決しようとする問題点〕

ところで、ディザ処理はディザと呼ばれる所定のランダ
ム雑音をパターン化したディザパターンを基準にして画
像データを階調化する処理であるが、このディザ処理を
施した画像データを拡大・縮小処理を同時に行うとディ
ザパターンが崩れるという問題がある。たとえば第４図
に示す如き４×４ドットのマトリックスを16段階（４ビ
ット）に階調化したBayer型のディザパターンで処理し
た第５図に示す如き画像データを1.5倍に拡大すると第
６図に示す如き画像データが得られ、また1/2に縮小す
ると第７図に示す如き画像データが得られる。

しかしこの場合、いずれの例でも第５図に示した基準の
ディザパターンが拡大・縮小後の第６図及び第７図の画
像データにおいては崩れてしまっていて、画像表示され
た場合には非常に不自然な画像になってしまう。

一方他の手法の例としてたとえば、画像電子学会誌第15
巻第２号（1986）の第93〜99頁の「5.デジタルコンピュ
ータシステム」では、主走査方向の拡大・縮小はそれぞ
れ１ラインのデータが書込まれるラインメモリからデー
タを読出す際あるいはラインメモリにデータを書込む際
に処理し、副走査方向の拡大・縮小は光学系、即ち対物
レンズ（又は、原稿台）の移動速度の制御により原稿画
像の拡大・縮小を行う手法が示されている。しかし、こ
の手法では光学系（又は、原稿台）を任意の速度で移動
させ得る手段、たとえば直流サーボモータ等が必要にな
り、更にその制御回路等も必要になることから、構成の
複雑化及び製造コストの高騰、あるいは機械的構成部分
の摩耗，故障等の問題が生じる。

本発明はこのような事情に鑑みてなされたものであり、
光学系（又は、原稿台）の移動等の手段を用いず、比較
的簡単な回路構成にて高速処理可能なディザ処理データ
の拡大・縮小回路の提供を目的とする。

〔問題点を解決するための手段〕

本発明の画像処理回路では、画像データを読取るための
基準の第１のクロックに対して拡大・縮小率に対応した
数の第２のクロックを発生させ、基準クロックに同期し
て読取られた画像データを第２のクロックに同期してラ
インメモリに読出し、また拡大に際しては、次回に出力
されるべきラインのディザパターンデータにて現在処理
中のラインの画像データを処理して次ライン用ラインメ
モリに格納し、この１ラインのデータを必要に応じて不
足するラインのデータとし、また縮小に際してはライン
メモリの１ライン分のデータを適宜間引く構成としてい
る。

本発明は、デジタルの画像データをディザ処理する際に
拡大・縮小する画像処理回路において、各１パルスにつ
いて１画素を読取るための第１のクロックに対して、拡
大・縮小率に応じた数の第２のロクックを発生するクロ
ック発生回路と、複数ラインのディザパターンを予め格
納したディザメモリと、現在読取り処理中のラインの画
像データと前記ディザメモリに記憶されている今回出力
されるべきラインのディザパターンデータが入力され、
両者の比較結果を出力する現ライン用コンパレータと、
現在読取り処理中のラインの画像データと前記ディザメ
モリに記憶されている次回出力されるべきラインのディ
ザパターンデータとが入力され、両者の比較結果を出力
する次ライン用コンパレータと、前記第２のクロックに
同期して、前記現ライン用コンパレータの出力を記憶す
る現ライン用ラインメモリと、前記第２のクロックに同
期して、前記次ライン用コンパレータの出力を記憶する
次ライン用ラインメモリと、前記第２のクロックに同期
して、前記両ラインメモリによるデータの記憶のための
アドレス及びディザメモリから両コンパレータに出力さ
れるディザパターンの各１ライン中のデータのアドレス
を更新発生するアドレスカウンタとを備え、設定された
拡大・縮小率に応じて、前記アドレスカウンタから前記
ディザメモリに与えられるアドレスを変更することによ
り、拡大時には、次回出力されるべきディザパターンの
ラインのデータを前記次ライン用コンパレータに入力
し、前記現ライン用ラインメモリの記憶内容を出力する
と共に、拡大率に応じて不足するラインを前記次ライン
用ラインメモリの記憶内容にて補い、縮小時には、前記
現ライン用ラインメモリの記憶内容のみを縮小率に応じ
て余剰になるラインを間引きつつ出力することにより、
読取った画像データの拡大・縮小を行うべくなしてある
ことを特徴とする。

〔作用〕

本発明の画像処理回路では、画像データを読取るための
基準の第１のクロックに対して拡大・縮小率に対応して
発生された数の第２のクロックに同期して画像データを
ラインメモリに書込むことにより拡大・縮小率に応じた
数の画像データが得られるのでライン方向、即ち主走査
方向の拡大・縮小が行われ、また拡大に際してはディザ
パターンの次回に出力されるべきラインのデータにて現
在処理中のラインの画像データを処理して余分に１ライ
ンのデータが作成され、この１ラインのデータにて不足
するラインの画像データが得られ、また縮小に際しては
ラインメモリの１ライン分のデータを適宜間引くことに
より副走査方向の拡大・縮小が行われ、またこの際にデ
ィザパターンのラインのデータはそのままであるため、
ディザパターンが崩れることもない。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係る画像処理回路の構成を示すブロッ
ク図である。

なお、以下の実施例ではディザパターンは４×４ドット
のマトリックスとする。

図中CLKは図示しないイメージセンサ等の読取装置によ
り原稿画像を読取るための基準の第１のクロックを示
し、この基準クロックCLKの各１クロックについて各１
画素の読取りが行われる。この基準クロックCLKはクロ
ックタイミング発生回路２及びA/Dコンバータ１に与え
られている。

A/Dコンバータ１は、上述の図示しない読取装置にて原
稿画像を読取った直列のアナログの電気信号をデジタル
の多値データに変換する。そしてこのA/Dコンバータ１
にてデジタル信号に変換された画像データは１画素相当
分を１単位として順次現ハライン用コンパレータ５及び
次ライン用コンパレータ６の双方に与えられる。

ディザメモリ４には前述の第４図に示した如き４×４ド
ットのディザパターンが予め格納されている。そして、
両コンパレータ5,6にはディザメモリ４からそれぞれデ
ィザパターンのデータが与えられるが、現ライン用コン
パレータ５には上位４ビットにて現ライン、即ち現在読
取り中のチインに対応して今回出力されるべきディザパ
ターンのラインのデータが、次ライン用コンパレータ６
には下位４ビットにてその次のディザパターンのライン
のデータが与えられる。

ディザメモリ４に与えられる４ビットの信号の内の上位
２ビットにて４ラインの内の１ラインが、下位２ビット
にて１ライン中の内の１データがそれぞれ指示される。

なおこのディザメモリ４に与えられる下位ビットには後
述するアドレスカウンタ３の下位２ビットA0,A1が、上
位２ビットには拡大・縮小を指示する２ビットの信号DL
0,DL1がそれぞれ入力されている。

クロックタイミング発生回路２は後述する如く、基準ク
ロックCLKのパルス数に対して拡大・縮小率に対応した
第２のククック（以下、書込みクロックWCLK）を発生
し、アドレスカウンタ３のクロック端子及び現ライン用
ラインメモリ７及び次ライン用ラインメモリ８のライト
ネーブル端子▲▼にそれぞれ与えられている。

アドレスカウンタ３はクロックタイミング発生回路２か
ら与えられる書込みクロックWCLKに同期してその上位ビ
ットA2〜A11として両ラインメモリ7,8のデータの記憶ア
ドレスを順次更新発生して両ラインメモリ7,8に与え
る。またアドレスカウンタ３は、前述の如く、その下位
ビットA0〜01としてディザメモリ４の下位アドレスに１
ライン中のデータを指示するアドレスを順次更新発生し
て与える。

両ラインメモリ7,8はそれぞれアドレスカウンタ３から
与えられるアドサスに従って両コンパレータ5,6の出力
である画像データを記憶するが、その記憶タイミングは
クロックタイミング発生回路２から発生される書込みク
ロックWCLKに同期している。これらの両ラインメモリ7,
8の出力は１ライン単位で図示しないページメモリ等に
出力される。

このような構成の本発明の回路では、たとえば画像を２
倍に拡大する場合にはクロックタイミング発生回路２が
発生出力する書込みクロックWCLKを基準クロックCLKの
２倍の周波数にすれば、両コンパレータ5,6の同一画素
の画像データの出力がそれぞれ２度ずつ両ラインメモリ
7,8に重複して書込まれるので、１ラインが、即ち主走
査方向が２倍に拡大される。

そして、副走査方向に対しては基準クロックCLKに従っ
て原稿画像が１ライン読取られる都度、両らいんめもり
7,8の記憶内容を順にページメモリ等に出力して記憶さ
せれば、次ライン用ラインメモリ８には現ライン用ライ
ンメモリ７に書込まれたのと同一の画像データを次ライ
ンのディザパターンを基に処理した画像データが書込ま
れているので、ディザパターンを崩すことなしに２倍に
拡大された画像データが得られる。

なお上述の場合には、次のラインの読取りに際しては、
ディザメモリ４から両コンパレータ5,6へ出力されるデ
ィザパターンはそれぞれ２ライン分先のラインのデータ
が与えられるようにする必要がある。この処理について
は後述する。

一方、たとえば1/2に縮小する場合には、クロックタイ
ミング発生回路２にが発生出力する書込みクロックWCLK
の周波数を基準クロックCLKの1/2にすれば、２画素の読
取りの都度、両コンパレータ5,6から両ラインメモリ7,8
それぞれに１回ずつ画像データが書込まれるので、主走
査方向が1/2に縮小される。

また副走査方向に対しては、現ライン用ラインメモリ７
に書込まれた画像データのみを原稿画像の２ラインの読
取りの都度、１回ずつページメモリ等に出力するよう
に、即ち２ラインにつき１ラインを間引いて出力するよ
うにすればよい。

なお上述の如く１ラインを間引いた場合には、次のライ
ンの読取りに際しては、ディザメモリ４から両コンパレ
ータ5,6へ出力されるディザパターンはそれぞれそのま
まのラインのデータが与えられるようにし、現ライン用
ラインメモリに書込まれているラインのデータのみを出
力した場合には、次のラインの読取りに際しては、ディ
ザメモリ４から両コンパレータ5,6へ出力されるディザ
パターンはそれぞれその次のラインのデータが与えられ
るようにすればよい。

このように拡大・縮小率に応じて両コンパレータ5,6に
与えられるティザパターンのラインのデータを切換える
必要があるが、この制御はディザメモリ４に入力されて
いる上位２ビットDL0,DL1の値を第３図に示すようにそ
れぞれ設定し、１ラインの読取り終了後に両ラインメモ
リ7,8の内容を出力した場合には上位２ビットDL0,DL1に
10進数の‘2'を加算し、現ライン用ラインメモリ７の内
容のみを出力した場合には上位２ビットDL0,DL1に10進
数の‘1'を加算し、両ラインメモリ7,8の内容がいずれ
も出力されなかった場合、即ちラインが間引かれた場合
には上位２ビットDL0,DL1に‘0'を加算すればよい。

第２図はクロックタイミング発生回路２のより具体的な
構成を示すブロック図である。

図中11はD-フリップフロップであり、そのクロック端子
CKに入力される入力クロックICLKは基準クロックCLKの
２倍の周期でありかつ立上がりが同期している。このD-
フリップフロップ11のリセット出力端子はデータ端子
Ｄに接続されていて、セット出力端子Ｑからは入力クロ
ックICLKの1/2の周波数（基準クロックCLKと同一周波
数）のパルスが出力される。

このセット出力端子Ｑは両入力端子が負論理のNANDゲー
ト12の一方の入力端子及びラッチ回路16のクロック端子
CKにそれぞれ与えられている。

また入力クロックICLKは両入力端子がいずれも負論理の
NANDゲート13の一方の入力端子にも与えられており、両
NANDゲート12,13の他方の入力端子には加算器18の出力
端子C4がNANDゲート12にはインバータを介して、NANDゲ
ート13には直接接続されている。そしてNANDゲヒト12の
出力端子はセレクタ15の第１の入力端子Ａ及び両入力端
子が負論理のNORゲート14の一方の入力端子にそれぞれ
接続され、またNANDゲート13の出力端子はNORゲート14
の他方の入力端子に接続されている。そしてこのNORゲ
ート14の出力端子はセレクタ15の第２の入力端子Ｂに接
続されている。

セレクタ15は選択端子Ｓに拡大・縮小信号を与えること
により、入力端子ＡまたはＢへの入力信号が出力端子Ｙ
から出力される。この出力端子Ｙから出力されるクロッ
クが書込みクロックWCLKである。

加算器17には、拡大・縮小パラメータが与えられる８ビ
ットの信号線x0〜x7の内の上位のx4〜x7と、ラッチ回路
16の８ビット出力の上位４ビットL4〜L7が入力され、そ
れらを加算した４ビット出力S4〜S7はラッチ回路16に与
えられている。

加算器18には、拡大・縮小パラメータが与えられる８ビ
ットの信号線x0〜x7の内の下位x0〜x3と、ラッチ回路16
の８ビット出力の下位４ビットL0〜L3が入力され、それ
らを加算した４ビット出力S0〜S3はラッチ回路16に与え
られている。

このように構成されたロクックタイミング発生回路２は
動作は以下の如くである。

1/2の縮小の例について考えると、まずセレクタ15を第
１の入力端子Ａへの入力信号が出力端子Ｙから出力され
るように切換えておく。そして、拡大・縮小パラメータ
として信号線x0〜x7に128（２進数の‘100000000'を与
えると、D-フリップフロップ11のクロック端子CKに入力
クロックICLKが２クロック入力された場合に、加算器17
の出力端子C4がハイレベルに転じ、NANDゲート12がアク
ティブになる。換言すれば、D-フリップフロップ11のセ
ット出力端子Ｑから出力されるクロックの周波数は基準
クロックCLKの周波数と同じであるから、基準クロックC
LKの２クロックに対して１クロックがセレクタ15の第１
の入力端子Ａに与えられる。従って、基準クロックCLK
の２クロックにより原稿画像が２画素読取られる間に、
クロックタイミング発生回路２からは書込みクロックWC
LKが１クロックのみ出力されるので、前述の如く原稿画
像の１ライン、即ち主操作方向が1/2に縮小される。

この場合の縮小率は信号線x0〜x7に与えるパラメータを
Ｐとすると 縮小率（％）＝（P/256）×100 として表される。これをパラメータＰについて整理する
と Ｐ＝256×（拡大率/100） となる。

一方、たとえば1.5倍に拡大する例について説明する
と、まずセレクタ15を第２の入力端子Ｂへの入力信号が
出力端子Ｙから出力されるように切換えておく。そし
て、拡大・縮小パラメータとして信号線x0〜x7に128を
与えると、上述同様に基準クロックCLKの２クロックに
対して１クロックがセレクタ15の第１の入力端子Ａに与
えられる。また、加算器17の出力端子C4がローレベルで
ある間はNANDゲート13がアクティブになるが加算器17の
出力端子C4の立上がりは入力クロックICLKの立上がりに
比べて回路の若干の遅延時間分だけ遅れるので、NANDゲ
ート13の出力はD-フリップフロップ11のセット出力端子
Ｑから出力される１クロックについて２クロックが出力
されることになる。

従って、NORゲート14の出力端子から出力されるクロッ
ク数は基準クロックCLKの２クロックについて３クロッ
クになり、これがセレクタ15からアドレスカウンタ３の
出力である書込みクロクWCLKとして出力されるので、原
稿画像の各１ラインは２画素について１画素の画像デー
タが重複して両ラインメモリ7,8に書込まれることにな
る。換言すれば、前述の如く原稿画像の１ライン、即ち
主操作方向が1.5倍に拡大される。

この場合の拡大率は信号線x0〜x7に与えるパラメータを
Ｐとすると 拡大率（％）＝（P/256＋（１−（P/256）×２））×10
0 ＝（２−（P/256））×100 として表される。これをパラメータＰについて整理する
と Ｐ＝512−256×（拡大率/100） となる。

なお、上記実施例は４×４ドットのマトリックスにおけ
るディザ処理を一例として説明したが、これに限るもの
ではなく、任意の長方形マトリックスについて適用可能
であることは言うまでもない。

〔効果〕 以上に詳述した如く、本発明の画像処理回路によれば、
比較的簡単な回路構成にて且つ高速でディザ処理した画
像データをディザパターンの崩れなしに拡大・縮小処理
が可能である。

【図面の簡単な説明】

第１図は本発明の画像処理回路の構成を示すブロック
図、第２図はそのクロックタイミング発生回路の具体的
な構成を示すブロック図、第３図はディザメモリ４に設
定されるべきディザパターンのラインの出力順を指示す
るためのデータを示す模式図、第4,5,6,7図は従来技術
によりディザパターンを拡大・縮小した場合の状態を示
す模式図である。 CLK…基準クロック、WCLK…書込みクロック、１…A/Dコ
ンバータ、２…クロックタイミング発生回路、３…アド
レスカウンタ、４…ディザメモリ、５…現ライン用コン
パレータ、６…次ライン用コンパレータ、７…現ライン
用ラインメモリ、８…次ライン用ラインメモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】デジタルの画像データをディザ処理する際
   に拡大・縮小する画像処理回路において、 各１パルスについて１画素を読取るための第１のクロツ
   クに対して、拡大・縮小率に応じた数の第２のクロツク
   を発生するクロツク発生回路と、 複数ラインのディザパターンを予め格納したディザメモ
   リと、 現在読取り処理中のラインの画像データと前記ディザメ
   モリに記憶されている今回出力されるべきラインのディ
   ザパターンデータとが入力され、両者の比較結果を出力
   する現ライン用コンパレータと、 現在読取り処理中のラインの画像データと前記ディザメ
   モリに記憶されている次回出力されるべきラインのディ
   ザパターンデータとが入力され、両者の比較結果を出力
   する次ライン用コンパレータと、 前記第２のクロックに同期して、前記現ライン用コンパ
   レータの出力を記憶する現ライン用ラインメモリと、 前記第２のクロックに同期して、前記次ライン用コンパ
   レータの出力を記憶する次ライン用ラインメモリと、 前記第２のクロックに同期して、前記両ラインメモリに
   よるデータの記憶のためのアドレス及びディザメモリか
   ら両コンパレータに出力されるディザパターンの各１ラ
   イン中のデータのアドレスを更新発生するアドレスカウ
   ンタとを備え、 設定された拡大・縮小率に応じて、前記アドレスカウン
   タから前記ディザメモリに与えられるアドレスを変更す
   ることにより、 拡大時には、次回出力されるべきディザパターンのライ
   ンのデータを前記次ライン用コンパレータに入力し、前
   記現ライン用ラインメモリの記憶内容を出力すると共
   に、拡大率に応じて不足するラインを前記次ライン用ラ
   インメモリの記憶内容にて補い、 縮小時には、前記現ライン用ラインメモリの記憶内容の
   みを縮小率に応じて余剰になるラインを間引きつつ出力
   することにより、 読取った画像データの拡大・縮小を行うべくなしてある
   ことを特徴とする画像処理回路。