JPH07129697A - トリプラおよびクァドルプラ - Google Patents
トリプラおよびクァドルプラInfo
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- JPH07129697A JPH07129697A JP5272663A JP27266393A JPH07129697A JP H07129697 A JPH07129697 A JP H07129697A JP 5272663 A JP5272663 A JP 5272663A JP 27266393 A JP27266393 A JP 27266393A JP H07129697 A JPH07129697 A JP H07129697A
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- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
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Abstract
(57)【要約】
【目的】 ３Ｖ以下の低電圧動作が可能なトリプラおよ
びクァドルプラを提供する。 【構成】 差動出力電流を持つマルチプライヤが多段に
接続された交叉接続エミッタ結合対を駆動する。
びクァドルプラを提供する。 【構成】 差動出力電流を持つマルチプライヤが多段に
接続された交叉接続エミッタ結合対を駆動する。
Description
【０００１】
【産業上の利用分野】本発明は、３信号以上を乗算する
マルチレベルのマルチプライヤの回路に関し、特に半導
体集積回路上に形成される、低電圧動作可能なトリプラ
およびクァドルプラに関する。
マルチレベルのマルチプライヤの回路に関し、特に半導
体集積回路上に形成される、低電圧動作可能なトリプラ
およびクァドルプラに関する。
【０００２】
【従来の技術】従来のトリプラおよびクァドルプラとし
ては、交叉接続エミッタ結合対を多段に接続し、最下段
を差動回路構成とした回路が知られている。３信号を除
算するトラプラとしては、ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，ＶＯ
Ｌ．ＳＣ−１６，ＮＯ．４，ｐｐ．３９２−３９９，Ｍ
ａｙ １９８１に詳しく述べられている。
ては、交叉接続エミッタ結合対を多段に接続し、最下段
を差動回路構成とした回路が知られている。３信号を除
算するトラプラとしては、ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，ＶＯ
Ｌ．ＳＣ−１６，ＮＯ．４，ｐｐ．３９２−３９９，Ｍ
ａｙ １９８１に詳しく述べられている。
【０００３】これを図１５および図１６に基いて簡単に
説明する。図１５に示すように、図１５に示すように、
一対のトランジスタＱ１，Ｑ２のエミッタ、一対のトラ
ンジスタＱ３，Ｑ４のエミッタ、一対のトランジスタＱ
５，Ｑ６のエミッタ、一対のトランジスタＱ７，Ｑ８の
エミッタおよび一対のトランジスタＱ９，Ｑ１０のエミ
ッタは、それぞれ接続されている。一対のトランジスタ
Ｑ１，Ｑ２のエミッタは、トランジスタＱ５，Ｑ７のコ
レクタに接続されている。一対のトランジスタＱ３，Ｑ
４のエミッタは、トランジスタＱ６，Ｑ８のコレクタに
接続されている。一対のトランジスタＱ５，Ｑ６のエミ
ッタは、トランジスタＱ９のコレクタに接続されてい
る。一対のトランジスタＱ７，Ｑ８のエミッタは、トラ
ンジスタＱ１０のコレクタに接続されている。一対のト
ランジスタＱ９，Ｑ１０のエミッタは、定電流源Ｉ0 に
接続されている。
説明する。図１５に示すように、図１５に示すように、
一対のトランジスタＱ１，Ｑ２のエミッタ、一対のトラ
ンジスタＱ３，Ｑ４のエミッタ、一対のトランジスタＱ
５，Ｑ６のエミッタ、一対のトランジスタＱ７，Ｑ８の
エミッタおよび一対のトランジスタＱ９，Ｑ１０のエミ
ッタは、それぞれ接続されている。一対のトランジスタ
Ｑ１，Ｑ２のエミッタは、トランジスタＱ５，Ｑ７のコ
レクタに接続されている。一対のトランジスタＱ３，Ｑ
４のエミッタは、トランジスタＱ６，Ｑ８のコレクタに
接続されている。一対のトランジスタＱ５，Ｑ６のエミ
ッタは、トランジスタＱ９のコレクタに接続されてい
る。一対のトランジスタＱ７，Ｑ８のエミッタは、トラ
ンジスタＱ１０のコレクタに接続されている。一対のト
ランジスタＱ９，Ｑ１０のエミッタは、定電流源Ｉ0 に
接続されている。
【０００４】トランジスタＱ１，Ｑ４のベースが接続さ
れていると共にトランジスタＱ２，Ｑ３のベースが接続
されている。トランジスタＱ１，Ｑ２のベースの間に電
圧Ｖ1 が印加されていると共にトランジスタＱ３，Ｑ４
のベースの間にも電圧Ｖ1 が印加されている。トランジ
スタＱ５，Ｑ８のベースが接続されていると共にトラン
ジスタＱ６，Ｑ７のベースが接続されている。トランジ
スタＱ５，Ｑ６のベースの間に電圧Ｖ2 が印加されてい
ると共にトランジスタＱ７，Ｑ８のベースの間にも電圧
Ｖ2 が印加されている。トランジスタＱ９，Ｑ１０のベ
ースの間に電圧Ｖ3 が印加されている。
れていると共にトランジスタＱ２，Ｑ３のベースが接続
されている。トランジスタＱ１，Ｑ２のベースの間に電
圧Ｖ1 が印加されていると共にトランジスタＱ３，Ｑ４
のベースの間にも電圧Ｖ1 が印加されている。トランジ
スタＱ５，Ｑ８のベースが接続されていると共にトラン
ジスタＱ６，Ｑ７のベースが接続されている。トランジ
スタＱ５，Ｑ６のベースの間に電圧Ｖ2 が印加されてい
ると共にトランジスタＱ７，Ｑ８のベースの間にも電圧
Ｖ2 が印加されている。トランジスタＱ９，Ｑ１０のベ
ースの間に電圧Ｖ3 が印加されている。
【０００５】図１５において、差動出力電流ΔＩ
OUT は、マルチプライヤの差動出力電流をΔＩとする
と、次の数１で表される。
OUT は、マルチプライヤの差動出力電流をΔＩとする
と、次の数１で表される。
【０００６】
【数１】
【０００７】ここで、ＶT は熱電圧であり、ＶT ＝ｋＴ
／ｑと表される。ただし、ｋはボルツマン定数、Ｔは絶
対温度、ｑは単位電子電荷である。また、αFnはＮＰＮ
トランジスタの電流増幅率である。
／ｑと表される。ただし、ｋはボルツマン定数、Ｔは絶
対温度、ｑは単位電子電荷である。また、αFnはＮＰＮ
トランジスタの電流増幅率である。
【０００８】数１においては、差動出力電流ΔＩは、ギ
ルバートマルチプライヤの差動出力電流であるから、次
の数２で表される。
ルバートマルチプライヤの差動出力電流であるから、次
の数２で表される。
【０００９】
【数２】
【００１０】したがって、交叉接続エミッタ結合対がギ
ルバートマルチプライヤの差動出力電流ΔＩで駆動され
るトリプラの差動出力電流ΔＩOUT は、次の数３で求ま
る。
ルバートマルチプライヤの差動出力電流ΔＩで駆動され
るトリプラの差動出力電流ΔＩOUT は、次の数３で求ま
る。
【００１１】
【数３】
【００１２】また、ｔａｎｈｘは、ｔａｎｈｘ＝ｘ−１
／３ｘ3 ●ｘ（｜ｘ｜<<１）と近似できるから、小信号
では、ΔＩOUT は次の数４で表される。
／３ｘ3 ●ｘ（｜ｘ｜<<１）と近似できるから、小信号
では、ΔＩOUT は次の数４で表される。
【００１３】
【数４】
【００１４】図１５に示す従来のトリプラは、トランジ
スタの縦積みの段数を３段としているので、動作電源電
圧としては、４Ｖ程度は必要である。
スタの縦積みの段数を３段としているので、動作電源電
圧としては、４Ｖ程度は必要である。
【００１５】また、４信号を乗算するクァドルプラとし
てはＵＳ Ｐａｔｅｎｔ ＮＯ．５，０８６，２４１に
記載されたものがある。
てはＵＳ Ｐａｔｅｎｔ ＮＯ．５，０８６，２４１に
記載されたものがある。
【００１６】図１６のクァドプラにおいて、図１５のト
リプラと同じ構成要素には同じ符号が付されている。図
１６に示すように、一対のトランジスタＱ９，Ｑ１０の
エミッタ、一対のトランジスタＱ１１，Ｑ１２のエミッ
タおよび一対のトランジスタＱ１３，Ｑ１４のエミッタ
は、それぞれ接続されている。一対のトランジスタＱ
５，Ｑ６のエミッタは、トランジスタＱ９，Ｑ１１のコ
レクタに接続されている。一対のトランジスタＱ７，Ｑ
８のエミッタは、トランジスタＱ１０，Ｑ１２のコレク
タに接続されている。一対のトランジスタＱ９，Ｑ１０
のエミッタは、トランジスタＱ１３のコレクタに接続さ
れている。一対のトランジスタＱ１１，Ｑ１２のエミッ
タは、トランジスタＱ１４のコレクタに接続されてい
る。一対のトランジスタＱ１３，Ｑ１４のエミッタは、
定電流源Ｉ0 に接続されている。
リプラと同じ構成要素には同じ符号が付されている。図
１６に示すように、一対のトランジスタＱ９，Ｑ１０の
エミッタ、一対のトランジスタＱ１１，Ｑ１２のエミッ
タおよび一対のトランジスタＱ１３，Ｑ１４のエミッタ
は、それぞれ接続されている。一対のトランジスタＱ
５，Ｑ６のエミッタは、トランジスタＱ９，Ｑ１１のコ
レクタに接続されている。一対のトランジスタＱ７，Ｑ
８のエミッタは、トランジスタＱ１０，Ｑ１２のコレク
タに接続されている。一対のトランジスタＱ９，Ｑ１０
のエミッタは、トランジスタＱ１３のコレクタに接続さ
れている。一対のトランジスタＱ１１，Ｑ１２のエミッ
タは、トランジスタＱ１４のコレクタに接続されてい
る。一対のトランジスタＱ１３，Ｑ１４のエミッタは、
定電流源Ｉ0 に接続されている。
【００１７】トランジスタＱ９，Ｑ１２のベースは接続
されていると共にトランジスタＱ１０，Ｑ１１のベース
も接続されている。トランジスタＱ９，Ｑ１０のベース
の間に電圧Ｖ3 が印加されていると共にトランジスタＱ
１１，Ｑ１２のベースの間にも電圧Ｖ3 が印加されてい
る。トランジスタＱ１３，Ｑ１４のベースの間に電圧Ｖ
4 が印加されている。図１６において、差動出力電流Δ
ＩouT は、トリプラの差動出力電流をΔＩとすると、前
記数１で表される。
されていると共にトランジスタＱ１０，Ｑ１１のベース
も接続されている。トランジスタＱ９，Ｑ１０のベース
の間に電圧Ｖ3 が印加されていると共にトランジスタＱ
１１，Ｑ１２のベースの間にも電圧Ｖ3 が印加されてい
る。トランジスタＱ１３，Ｑ１４のベースの間に電圧Ｖ
4 が印加されている。図１６において、差動出力電流Δ
ＩouT は、トリプラの差動出力電流をΔＩとすると、前
記数１で表される。
【００１８】数１においては、差動出力電流ΔＩは、図
１５に示すトリプラの差動出力電流であるから、次の数
５で表される。
１５に示すトリプラの差動出力電流であるから、次の数
５で表される。
【００１９】
【数５】
【００２０】したがって、交叉接続エミッタ結合対がギ
ルバートマルチプライヤの差動出力電流ΔＩで駆動され
るトリプラの差動出力電流ΔOUT は、次の数６で求ま
る。
ルバートマルチプライヤの差動出力電流ΔＩで駆動され
るトリプラの差動出力電流ΔOUT は、次の数６で求ま
る。
【００２１】
【数６】
【００２２】また、ｔａｎｈｘは、ｔａｎｈｘ＝ｘ−１
／３ｘ3 ●ｘ（｜ｘ｜<<１）と近似できるから、小信号
では、ΔＩOUT は次の数７で表される。
／３ｘ3 ●ｘ（｜ｘ｜<<１）と近似できるから、小信号
では、ΔＩOUT は次の数７で表される。
【００２３】
【数７】
【００２４】図１５に示す従来のクァドルプラは、トラ
ンジスタの縦積みの段数を４段としているので、差動電
源電圧としては、５Ｖ程度は必要である。
ンジスタの縦積みの段数を４段としているので、差動電
源電圧としては、５Ｖ程度は必要である。
【００２５】
【発明が解決しようとする課題】このように、従来のト
リプラおよびクァドルプラは、いずれもギルバートセル
にさらに交叉接続エミッタ結合対を１段あるいは２段積
み重ねた構成となっており、３Ｖ以下の低電圧動作は不
可能である。
リプラおよびクァドルプラは、いずれもギルバートセル
にさらに交叉接続エミッタ結合対を１段あるいは２段積
み重ねた構成となっており、３Ｖ以下の低電圧動作は不
可能である。
【００２６】本発明の目的は、３Ｖ以下の低電圧動作が
可能であるトリプラおよびクァドルプラを提供すること
にある。
可能であるトリプラおよびクァドルプラを提供すること
にある。
【００２７】
【課題を解決するための手段】本発明は、交叉接続エミ
ッタ結合対がマルチプライヤの差動出力電流で駆動され
ることを特徴とする。
ッタ結合対がマルチプライヤの差動出力電流で駆動され
ることを特徴とする。
【００２８】また、本発明は、交叉接続エミッタ結合対
を構成する２対の差動対はそれぞれ等しい値の定電流源
に接続された逆特性のトランジスタから構成されること
を特徴とする。
を構成する２対の差動対はそれぞれ等しい値の定電流源
に接続された逆特性のトランジスタから構成されること
を特徴とする。
【００２９】また、本発明は、交叉接続エミッタ結合対
がマルチプライヤの差動出力電流で駆動されるトリプラ
の差動出力電流で駆動される交叉接続エミッタ結合対が
さらに接続され、かつ交叉接続エミッタ結合対を構成す
る２対の差動対はそれぞれ等しい値の定電流源に接続さ
れた逆特性のトランジスタから構成されることを特徴と
する。
がマルチプライヤの差動出力電流で駆動されるトリプラ
の差動出力電流で駆動される交叉接続エミッタ結合対が
さらに接続され、かつ交叉接続エミッタ結合対を構成す
る２対の差動対はそれぞれ等しい値の定電流源に接続さ
れた逆特性のトランジスタから構成されることを特徴と
する。
【００３０】また、本発明は、前記交叉接続エミッタ結
合対を構成する２対の差動対はそれぞれ等しい値の定電
流源に接続された逆特性のトランジスタから構成される
トリプラの差動出力電流で駆動される交叉接続エミッタ
結合対がさらに接続され、かつ交叉接続エミッタ結合対
を構成する２対の差動対はそれぞれ等しい値の定電流源
に接続されることを特徴とする。
合対を構成する２対の差動対はそれぞれ等しい値の定電
流源に接続された逆特性のトランジスタから構成される
トリプラの差動出力電流で駆動される交叉接続エミッタ
結合対がさらに接続され、かつ交叉接続エミッタ結合対
を構成する２対の差動対はそれぞれ等しい値の定電流源
に接続されることを特徴とする。
【００３１】
【実施例】次に、本発明の実施例を図面に基いて詳細に
説明する。
説明する。
【００３２】図１に、本発明の第１の実施例を示すブロ
ック図である。図１に示すように、一対のトランジスタ
Ｑ１，Ｑ２のエミッタおよび一対のトランジスタＱ３，
Ｑ４のエミッタは、それぞれ接続されていて、マルチプ
ライヤＭＰの出力端子にそれぞれ接続されている。トラ
ンジスタＱ１，Ｑ４のベースは接続されていると共にト
ランジスタＱ２，Ｑ３のベースも接続されている。トラ
ンジスタＱ１，Ｑ２のベースの間に電圧Ｖ1 が印加され
ていると共にトランジスタＱ３，Ｑ４のベースの間にも
電圧Ｖ1 が印加されている。マルチプライヤＭＰには、
定電流源Ｉ0 が接続されている。
ック図である。図１に示すように、一対のトランジスタ
Ｑ１，Ｑ２のエミッタおよび一対のトランジスタＱ３，
Ｑ４のエミッタは、それぞれ接続されていて、マルチプ
ライヤＭＰの出力端子にそれぞれ接続されている。トラ
ンジスタＱ１，Ｑ４のベースは接続されていると共にト
ランジスタＱ２，Ｑ３のベースも接続されている。トラ
ンジスタＱ１，Ｑ２のベースの間に電圧Ｖ1 が印加され
ていると共にトランジスタＱ３，Ｑ４のベースの間にも
電圧Ｖ1 が印加されている。マルチプライヤＭＰには、
定電流源Ｉ0 が接続されている。
【００３３】マルチプライヤＭＰの差動出力電流をΔＩ
とすると、差動出力電流ΔＩOUT は、前記数１で表わさ
れる。
とすると、差動出力電流ΔＩOUT は、前記数１で表わさ
れる。
【００３４】数１においては、差動出力電流ΔＩはマル
チプライヤＭＰの差動出力電流であるから入力電圧Ｖ2
と入力電圧Ｖ3 の積の電流成分が支配的である。また、
ｔａｎｈｘは、ｔａｎｈｘ＝ｘ−１／３ｘ3 ●ｘ（｜ｘ
｜<<１）と近似できるから、数１に示すトリプラの差動
出力電流ΔＩOUT には、入力電圧Ｖ1 と入力電圧Ｖ2と
入力電圧Ｖ3 の３入力の積の電流成分が支配的となる。
したがって、図１に示すブロック図は３入力電圧を乗算
する交叉接続エミッタ結合対を持つトリプラの一般回路
を示していることがわかる。
チプライヤＭＰの差動出力電流であるから入力電圧Ｖ2
と入力電圧Ｖ3 の積の電流成分が支配的である。また、
ｔａｎｈｘは、ｔａｎｈｘ＝ｘ−１／３ｘ3 ●ｘ（｜ｘ
｜<<１）と近似できるから、数１に示すトリプラの差動
出力電流ΔＩOUT には、入力電圧Ｖ1 と入力電圧Ｖ2と
入力電圧Ｖ3 の３入力の積の電流成分が支配的となる。
したがって、図１に示すブロック図は３入力電圧を乗算
する交叉接続エミッタ結合対を持つトリプラの一般回路
を示していることがわかる。
【００３５】図２は、本発明の第１の実施例を示す回路
図である。図２に示されるマルチプライヤＭＰは特願平
４−７２６２９に記載の一例を示してある。前記マルチ
プライヤＭＰは、図２に示すように、トランジスタＱ５
〜Ｑ１２からなる。一対のトランジスタＱ５，Ｑ６のエ
ミッタは、それぞれ接続されていると共に定電流源Ｉ0
に接続されている。一対のトランジスタＱ７，Ｑ８のエ
ミッタは、それぞれ接続されていると共に定電流源Ｉ0
に接続されている。一対のトランジスタＱ１１，Ｑ１２
のエミッタは、それぞれ接続されていると共に定電流源
Ｉ0 に接続されている。 トランジスタＱ１，Ｑ２のエ
ミッタは、トランジスタＱ７，Ｑ９，Ｑ６，Ｑ１２のコ
レクタに接続されている。トランジスタＱ３，Ｑ４のエ
ミッタは、トランジスタＱ５，Ｑ１１，Ｑ８，Ｑ１０の
コレクタに接続されている。トランジスタＱ５，Ｑ７，
Ｑ９，Ｑ１１のベースは、相互に接続されていると共に
電圧Ｖ2 が印加されている。トランジスタＱ１０，Ｑ１
２のベースは、相互に接続されている共に電圧Ｖ3 が印
加されている。トランジスタＱ６，Ｑ８のベースは、相
互に接続されていると共に電圧（−Ｖ3 ）が印加されて
いる。この時のトリプラの差動出力電流ΔＩOUT は、次
の数８で表される。
図である。図２に示されるマルチプライヤＭＰは特願平
４−７２６２９に記載の一例を示してある。前記マルチ
プライヤＭＰは、図２に示すように、トランジスタＱ５
〜Ｑ１２からなる。一対のトランジスタＱ５，Ｑ６のエ
ミッタは、それぞれ接続されていると共に定電流源Ｉ0
に接続されている。一対のトランジスタＱ７，Ｑ８のエ
ミッタは、それぞれ接続されていると共に定電流源Ｉ0
に接続されている。一対のトランジスタＱ１１，Ｑ１２
のエミッタは、それぞれ接続されていると共に定電流源
Ｉ0 に接続されている。 トランジスタＱ１，Ｑ２のエ
ミッタは、トランジスタＱ７，Ｑ９，Ｑ６，Ｑ１２のコ
レクタに接続されている。トランジスタＱ３，Ｑ４のエ
ミッタは、トランジスタＱ５，Ｑ１１，Ｑ８，Ｑ１０の
コレクタに接続されている。トランジスタＱ５，Ｑ７，
Ｑ９，Ｑ１１のベースは、相互に接続されていると共に
電圧Ｖ2 が印加されている。トランジスタＱ１０，Ｑ１
２のベースは、相互に接続されている共に電圧Ｖ3 が印
加されている。トランジスタＱ６，Ｑ８のベースは、相
互に接続されていると共に電圧（−Ｖ3 ）が印加されて
いる。この時のトリプラの差動出力電流ΔＩOUT は、次
の数８で表される。
【００３６】
【数８】
【００３７】また、図３に示されるマルチプライヤＭＰ
は、特願平５−１７６０２５に記載の一例を示してあ
る。前記マルチプライヤＭＰは、図３に示すように、Ｍ
ＯＳトランジスタＭ５〜Ｍ１２と、４つの抵抗Ｒと、定
電流源Ｉ0 とからなる。ＭＯＳトランジスタＭ５のゲー
トには、抵抗Ｒを介してＭＯＳトランジスタＭ７のゲー
トが接続されている。ＭＯＳトランジスタＭ７のゲート
には、ＭＯＳトランジスタＭ８のゲートが接続されてい
る。ＭＯＳトランジスタＭ８のゲートには、抵抗Ｒを介
してＭＯＳトランジスタＭ６のゲートが接続されてい
る。
は、特願平５−１７６０２５に記載の一例を示してあ
る。前記マルチプライヤＭＰは、図３に示すように、Ｍ
ＯＳトランジスタＭ５〜Ｍ１２と、４つの抵抗Ｒと、定
電流源Ｉ0 とからなる。ＭＯＳトランジスタＭ５のゲー
トには、抵抗Ｒを介してＭＯＳトランジスタＭ７のゲー
トが接続されている。ＭＯＳトランジスタＭ７のゲート
には、ＭＯＳトランジスタＭ８のゲートが接続されてい
る。ＭＯＳトランジスタＭ８のゲートには、抵抗Ｒを介
してＭＯＳトランジスタＭ６のゲートが接続されてい
る。
【００３８】ＭＯＳトランジスタＭ９のゲートには、抵
抗Ｒを介してＭＯＳトランジスタＭ１１のゲートが接続
されている。ＭＯＳトランジスタＭ１１のゲートには、
ＭＯＳトランジスタＭ１２のゲートが接続されている。
ＭＯＳトランジスタＭ１２のゲートには、抵抗Ｒを介し
てＭＯＳトランジスタＭ１０のゲートが接続されてい
る。
抗Ｒを介してＭＯＳトランジスタＭ１１のゲートが接続
されている。ＭＯＳトランジスタＭ１１のゲートには、
ＭＯＳトランジスタＭ１２のゲートが接続されている。
ＭＯＳトランジスタＭ１２のゲートには、抵抗Ｒを介し
てＭＯＳトランジスタＭ１０のゲートが接続されてい
る。
【００３９】トランジスタＱ１，Ｑ２のエミッタは、Ｍ
ＯＳトランジスタＭ６のドレインに接続されている。ト
ランジスタＱ３，Ｑ４のエミッタは、ＭＯＳトランジス
タＭ７，Ｍ８，Ｍ１０のドレインに接続されている。Ｍ
ＯＳトランジスタＭ５のドレインは，Ｍ１１，Ｍ１２の
ドレインに接続されている。
ＯＳトランジスタＭ６のドレインに接続されている。ト
ランジスタＱ３，Ｑ４のエミッタは、ＭＯＳトランジス
タＭ７，Ｍ８，Ｍ１０のドレインに接続されている。Ｍ
ＯＳトランジスタＭ５のドレインは，Ｍ１１，Ｍ１２の
ドレインに接続されている。
【００４０】ＭＯＳトランジスタＭ５，Ｍ９のゲートに
は、電圧Ｖ2 が印加されている。ＭＯＳトランジスタＭ
６には、電圧（−Ｖ3 ）が印加されている。ＭＯＳトラ
ンジスタＭ１０には、電圧Ｖ3 が印加されている。ＭＯ
ＳトランジスタＭ５〜Ｍ１２のソースには、定電流源Ｉ
0 が接続されいる。
は、電圧Ｖ2 が印加されている。ＭＯＳトランジスタＭ
６には、電圧（−Ｖ3 ）が印加されている。ＭＯＳトラ
ンジスタＭ１０には、電圧Ｖ3 が印加されている。ＭＯ
ＳトランジスタＭ５〜Ｍ１２のソースには、定電流源Ｉ
0 が接続されいる。
【００４１】この時のトリプラの差動出力電流ΔＩOUT
は、入力電圧Ｖ2 ，Ｖ3 を限定すれば、次の数９で表さ
れる。
は、入力電圧Ｖ2 ，Ｖ3 を限定すれば、次の数９で表さ
れる。
【００４２】
【数９】
【００４３】ここで、β＝μ（Ｃox／２）（Ｗ／Ｌ）は
トランスコンダクタンスパラメータであり、μはキャリ
アの実効モビリティ、Ｃoxは単位面積当たりのゲート酸
化膜容量、Ｗ，Ｌはそれぞれ、ゲート幅、ゲート長であ
る。ＭＯＳトランジスタで、このようにマルチプライヤ
を実現する場合には、トランスコンダクタンスパラメー
タβ、具体的には、ゲートＷ／Ｌの値、と駆動電流Ｉ0
の値で入力電圧範囲が決定され、バイポーラトランジス
タで実現される図２に示されるマルチプライヤの入力電
圧範囲よりも広く設定できる。
トランスコンダクタンスパラメータであり、μはキャリ
アの実効モビリティ、Ｃoxは単位面積当たりのゲート酸
化膜容量、Ｗ，Ｌはそれぞれ、ゲート幅、ゲート長であ
る。ＭＯＳトランジスタで、このようにマルチプライヤ
を実現する場合には、トランスコンダクタンスパラメー
タβ、具体的には、ゲートＷ／Ｌの値、と駆動電流Ｉ0
の値で入力電圧範囲が決定され、バイポーラトランジス
タで実現される図２に示されるマルチプライヤの入力電
圧範囲よりも広く設定できる。
【００４４】差動出力電流を持つマルチプライヤＭＰの
他の例としては特開平３−２１０６８３、特開平４−３
４６７３、特開平４−３０９１９０、特開平５−１７６
０２５、特願平５−１９３５８、等があるがいずれの場
合にもトリプライヤを実現できる。
他の例としては特開平３−２１０６８３、特開平４−３
４６７３、特開平４−３０９１９０、特開平５−１７６
０２５、特願平５−１９３５８、等があるがいずれの場
合にもトリプライヤを実現できる。
【００４５】上述した、本発明の第１の実施例のトリプ
ラは、いずれも、トランジスタの縦積み段数を２段とし
ており、電源電圧が２．８Ｖ程度でも作動可能であり、
３Ｖ以下の電源電圧動作要求に適合するものである。
ラは、いずれも、トランジスタの縦積み段数を２段とし
ており、電源電圧が２．８Ｖ程度でも作動可能であり、
３Ｖ以下の電源電圧動作要求に適合するものである。
【００４６】図４は、本発明の第２の実施例を示すブロ
ック図である。図４に示すように、トランジスタＱ１，
Ｑ２のエミッタは、定電流源Ｉ0 に接続されていると共
にマルチプライヤＭＰの出力端子に接続されている。ト
ランジスタＱ３，Ｑ４のエミッタは、定電流源Ｉ0 に接
続されていると共に。マルチプライヤＭＰの出力端子に
接続されている。トランジスタＱ１，Ｑ３のコレクタ
は、相互に接続されている。トランジスタＱ２，Ｑ４の
コレクタは、相互に接続されている。トランジスタＱ
１，Ｑ２のベースの間およびトランジスタＱ３，Ｑ４の
ベースの間に、電圧Ｖ1 が印加されている。マルチプラ
イヤＭＰには、電圧Ｖ2 とＶ3 が印加されている。ま
た、マルチプライヤＭＰには、定電流源Ｉ0 が接続され
ている。
ック図である。図４に示すように、トランジスタＱ１，
Ｑ２のエミッタは、定電流源Ｉ0 に接続されていると共
にマルチプライヤＭＰの出力端子に接続されている。ト
ランジスタＱ３，Ｑ４のエミッタは、定電流源Ｉ0 に接
続されていると共に。マルチプライヤＭＰの出力端子に
接続されている。トランジスタＱ１，Ｑ３のコレクタ
は、相互に接続されている。トランジスタＱ２，Ｑ４の
コレクタは、相互に接続されている。トランジスタＱ
１，Ｑ２のベースの間およびトランジスタＱ３，Ｑ４の
ベースの間に、電圧Ｖ1 が印加されている。マルチプラ
イヤＭＰには、電圧Ｖ2 とＶ3 が印加されている。ま
た、マルチプライヤＭＰには、定電流源Ｉ0 が接続され
ている。
【００４７】図４において、マルチプライヤＭＰの差動
出力電流をΔＩとし、マルチプライヤの差動出力電流の
総和は駆動電流Ｉ0 と等しいとすると、それぞれの差動
対は定電流源Ｉ0 とマルチプライヤの出力端子と接続さ
れているから、トリプラの差動出力電流ΔＩOUT は、次
の数１０で表される。
出力電流をΔＩとし、マルチプライヤの差動出力電流の
総和は駆動電流Ｉ0 と等しいとすると、それぞれの差動
対は定電流源Ｉ0 とマルチプライヤの出力端子と接続さ
れているから、トリプラの差動出力電流ΔＩOUT は、次
の数１０で表される。
【００４８】
【数１０】
【００４９】ただし、αFpはＰＮＰトランジスタの電流
増幅率である。
増幅率である。
【００５０】数１０においても同様に、差動出力電流Δ
ＩはマルチプライヤＭＰの差動出力電流であるから入力
電圧Ｖ2 と入力電圧Ｖ3 の積の電流成分が支配的であ
る。また、ｔａｎｈｘは、ｔａｎｈｘ＝ｘ−１／３ｘ3
●ｘ（｜ｘ｜<<１）と近似できるから、数１０に示すト
リプラの差動出力電流ΔＩOUT には、同様に、入力電圧
Ｖ1 と入力電圧Ｖ2 と入力電圧Ｖ3 の３入力の積の電流
成分が支配的となる。したがって、図４に示すブロック
図は３入力電圧を乗算する交叉接続エミッタ結合対を持
つトリプラの一般回路を示していることがわかる。
ＩはマルチプライヤＭＰの差動出力電流であるから入力
電圧Ｖ2 と入力電圧Ｖ3 の積の電流成分が支配的であ
る。また、ｔａｎｈｘは、ｔａｎｈｘ＝ｘ−１／３ｘ3
●ｘ（｜ｘ｜<<１）と近似できるから、数１０に示すト
リプラの差動出力電流ΔＩOUT には、同様に、入力電圧
Ｖ1 と入力電圧Ｖ2 と入力電圧Ｖ3 の３入力の積の電流
成分が支配的となる。したがって、図４に示すブロック
図は３入力電圧を乗算する交叉接続エミッタ結合対を持
つトリプラの一般回路を示していることがわかる。
【００５１】図５は、本発明の第２の実施例を示す回路
図である。図５に示すように、マルチプライヤＭＰは、
トランジスタＱ５〜Ｑ１０とからなる。これらの、トラ
ンジスタＱ５〜Ｑ１０の構成は、図１５に示したものと
同じである。
図である。図５に示すように、マルチプライヤＭＰは、
トランジスタＱ５〜Ｑ１０とからなる。これらの、トラ
ンジスタＱ５〜Ｑ１０の構成は、図１５に示したものと
同じである。
【００５２】数１０においては、差動出力電流ΔＩは、
ギルバートマルチプライヤの差動出力電流であるから、
前記数２で表される。
ギルバートマルチプライヤの差動出力電流であるから、
前記数２で表される。
【００５３】したがって、交叉接続エミッタ結合対がギ
ルバートマルチプライヤの差動出力電流ΔＩで駆動され
るトリプラの差動出力電流ΔＩOUT は、次の数１１で求
まる。
ルバートマルチプライヤの差動出力電流ΔＩで駆動され
るトリプラの差動出力電流ΔＩOUT は、次の数１１で求
まる。
【００５４】
【数１１】
【００５５】また、ｔａｎｈｘは、ｔａｎｈｘ＝ｘ−１
／３ｘ3 ●ｘ（｜ｘ｜<<１）と近似できるから、小信号
では、ΔＩOUT は次の数１２で表される。
／３ｘ3 ●ｘ（｜ｘ｜<<１）と近似できるから、小信号
では、ΔＩOUT は次の数１２で表される。
【００５６】
【数１２】
【００５７】図６は、本発明の第２の実施例を示す他の
回路図である。図６に示されるマルチプライヤＭＰは、
特願平４−７２６２９号に記載されたものの一例を示し
てある。このマルチプライヤＭＰは、図２に示したもの
と同じである。
回路図である。図６に示されるマルチプライヤＭＰは、
特願平４−７２６２９号に記載されたものの一例を示し
てある。このマルチプライヤＭＰは、図２に示したもの
と同じである。
【００５８】この時のトリプラの差動出力電流ΔＩOUT
は、次の数１３で表される。
は、次の数１３で表される。
【００５９】
【数１３】
【００６０】また、図７に示されるマルチプライヤＭＰ
は、特願平５−１７６０２５に記載したものの一例を示
してある。このマルチプライヤＭＰは、ＭＯＳトランジ
スタＭ５〜Ｍ１２からなる。このマルチプライヤＭＰ
は、図３に示したものとおなじである。
は、特願平５−１７６０２５に記載したものの一例を示
してある。このマルチプライヤＭＰは、ＭＯＳトランジ
スタＭ５〜Ｍ１２からなる。このマルチプライヤＭＰ
は、図３に示したものとおなじである。
【００６１】この時のトリプラの差動出力電流ΔＩOUT
は、入力電圧Ｖ2 ，Ｖ3 を限定すれば、同様に、次の数
１４で表される。
は、入力電圧Ｖ2 ，Ｖ3 を限定すれば、同様に、次の数
１４で表される。
【００６２】
【数１４】
【００６３】差動出力電流を持つマルチプライヤＭＰの
他の例としては特願平３−２１０６８３、特開平４−３
４６７３、特願平４−３０９１９０、特願平５−１９３
５８等があるがいずれの場合にもトリプライヤを実現で
きる。
他の例としては特願平３−２１０６８３、特開平４−３
４６７３、特願平４−３０９１９０、特願平５−１９３
５８等があるがいずれの場合にもトリプライヤを実現で
きる。
【００６４】上述した、本発明請求項２のトリリプラ
は、いずれも、トランジスタの縦積み段数を２段として
おり、電源電圧が２．８Ｖ程度でも動作可能であり、３
Ｖ以下の電源電圧動作要求に適合するものである。
は、いずれも、トランジスタの縦積み段数を２段として
おり、電源電圧が２．８Ｖ程度でも動作可能であり、３
Ｖ以下の電源電圧動作要求に適合するものである。
【００６５】図８は、本発明の第３の実施例を示すブロ
ック図である。図８に示すトランジスタＱ１〜Ｑ４は、
図４に示すものと同じである。トランジスタＱ１〜Ｑ４
のエミッタは、トリプラＴＰの出力端子に接続されてい
る。トリプラＴＰには、電圧Ｖ2 ，Ｖ3 ，Ｖ4 が印加さ
れる。また、トリプラＴＰには、定電流源Ｉ0 が接続さ
れている。
ック図である。図８に示すトランジスタＱ１〜Ｑ４は、
図４に示すものと同じである。トランジスタＱ１〜Ｑ４
のエミッタは、トリプラＴＰの出力端子に接続されてい
る。トリプラＴＰには、電圧Ｖ2 ，Ｖ3 ，Ｖ4 が印加さ
れる。また、トリプラＴＰには、定電流源Ｉ0 が接続さ
れている。
【００６６】トリプラＴＰの差動出力電流をΔＩとし、
トリプラの差動出力電流の総和は駆動電流Ｉ0 と等しい
とすると、それぞれの差動対は定電流源Ｉ0 とトリプラ
ＴＰの出力端子と接続されているから、クァドルプラの
差動出力電圧ΔＩOUT は、前記数１０で表される。
トリプラの差動出力電流の総和は駆動電流Ｉ0 と等しい
とすると、それぞれの差動対は定電流源Ｉ0 とトリプラ
ＴＰの出力端子と接続されているから、クァドルプラの
差動出力電圧ΔＩOUT は、前記数１０で表される。
【００６７】数１０においても同様に、差動出力電流Δ
ＩはトリプラＴＰの差動出力電流であるから入力電圧Ｖ
2 と入力電圧Ｖ3 の積の電流成分が支配的である。ま
た、ｔａｎｈｘは、ｔａｎｈｘ＝ｘ−１／３ｘ3 ●ｘ
（｜ｘ｜<<１）と近似できるから、数１０に示すクァド
ルプラの差動出力電流ΔＩOUT には、同様に、入力電圧
Ｖ1 と入力電圧Ｖ2 と入力電圧Ｖ3 と入力電圧Ｖ4 の４
入力の積の電流成分が支配的となる。したがって、図８
に示すブロック図は、４入力電圧を乗算する交叉接続エ
ミッタ結合対を持つクァドルプラの一般回路を示してい
ることがわかる。
ＩはトリプラＴＰの差動出力電流であるから入力電圧Ｖ
2 と入力電圧Ｖ3 の積の電流成分が支配的である。ま
た、ｔａｎｈｘは、ｔａｎｈｘ＝ｘ−１／３ｘ3 ●ｘ
（｜ｘ｜<<１）と近似できるから、数１０に示すクァド
ルプラの差動出力電流ΔＩOUT には、同様に、入力電圧
Ｖ1 と入力電圧Ｖ2 と入力電圧Ｖ3 と入力電圧Ｖ4 の４
入力の積の電流成分が支配的となる。したがって、図８
に示すブロック図は、４入力電圧を乗算する交叉接続エ
ミッタ結合対を持つクァドルプラの一般回路を示してい
ることがわかる。
【００６８】図９は、本発明の第３の実施例を示す回路
図である。このトリプラＴＰは、トランジスタＱ５〜Ｑ
１４からなり、図１６に示したものと同じである。
図である。このトリプラＴＰは、トランジスタＱ５〜Ｑ
１４からなり、図１６に示したものと同じである。
【００６９】数１０においては、差動出力電流ΔＩはト
リプラＴＰの差動出力電流であるから、次の数１５で表
される。
リプラＴＰの差動出力電流であるから、次の数１５で表
される。
【００７０】
【数１５】
【００７１】したがって、交叉節エミッタ結合対がトリ
プラＴＰの差動出力電流ΔＩで駆動されるクァドルプラ
の差動出力電流ΔＩOUT は、次の数１６で求まる。
プラＴＰの差動出力電流ΔＩで駆動されるクァドルプラ
の差動出力電流ΔＩOUT は、次の数１６で求まる。
【００７２】
【数１６】
【００７３】また、ｔａｎｈｘは、ｔａｎｈｘ＝ｘ−１
／３ｘ3 ●ｘ（｜ｘ｜<<１）と近似できるから、小信号
では、ΔＩOUT は次の数１７で表される。
／３ｘ3 ●ｘ（｜ｘ｜<<１）と近似できるから、小信号
では、ΔＩOUT は次の数１７で表される。
【００７４】
【数１７】
【００７５】図１０は、本発明の第３の実施例を示す他
の回路図である。図１０に示されるマルチプライヤＭＰ
は，特願平４−７２６２９の一例を示してある。このマ
ルチプライヤＭＰは、トランジスタＱ５〜Ｑ１６からな
る。これらのトランジスタＱ５〜Ｑ８は、図９のものと
同じである。トランジスタＱ９〜Ｑ１６は、図６のトラ
ンジスタＱ５〜Ｑ１２と同じ構成である。
の回路図である。図１０に示されるマルチプライヤＭＰ
は，特願平４−７２６２９の一例を示してある。このマ
ルチプライヤＭＰは、トランジスタＱ５〜Ｑ１６からな
る。これらのトランジスタＱ５〜Ｑ８は、図９のものと
同じである。トランジスタＱ９〜Ｑ１６は、図６のトラ
ンジスタＱ５〜Ｑ１２と同じ構成である。
【００７６】この時のトリプラの差動出力電流ΔＩOUT
は、次の数１８で表される。
は、次の数１８で表される。
【００７７】
【数１８】
【００７８】また、図１１に示されるマルチプライヤＭ
Ｐは，特願平５−１７６０２５号に記載されたものの一
例を示してある。このマルチプライヤＭＰは，トランジ
スタＱ５〜Ｑ８と、ＭＯＳトランジスタＭ９〜Ｍ１６と
からなる。これらのトランジスタＱ５〜Ｑ８は、図１０
に示すものと同じである。また、ＭＯＳトランジスタＭ
９〜Ｍ１６は、図７のＭ５〜Ｍ１２と同じ構成であって
印加電圧Ｖ2 をＶ3 とし、Ｖ3 をＶ4 としたものであ
る。
Ｐは，特願平５−１７６０２５号に記載されたものの一
例を示してある。このマルチプライヤＭＰは，トランジ
スタＱ５〜Ｑ８と、ＭＯＳトランジスタＭ９〜Ｍ１６と
からなる。これらのトランジスタＱ５〜Ｑ８は、図１０
に示すものと同じである。また、ＭＯＳトランジスタＭ
９〜Ｍ１６は、図７のＭ５〜Ｍ１２と同じ構成であって
印加電圧Ｖ2 をＶ3 とし、Ｖ3 をＶ4 としたものであ
る。
【００７９】この時のクァドルプラの差動出力電流ΔＩ
OUT は、入力電圧Ｖ3 ，Ｖ4 を限定すれば、同様に、次
の数１９で表される。
OUT は、入力電圧Ｖ3 ，Ｖ4 を限定すれば、同様に、次
の数１９で表される。
【００８０】
【数１９】
【００８１】トリプラＴＰは、上述したように、交叉接
続エミッタ結合対を差動出力電流を持つマルチプライヤ
ＭＰを直列接続して簡単に得られる。差動出力電流を持
つマルチプライヤＭＰの他の例としては特開平３−２１
０６８３、特開平４−３４６７３、特開平４−３０９１
９０、特願平５−１７６０２５、特願平５−１９３５
８、等があるがいずれの場合にもトリプライヤを実現で
きる。
続エミッタ結合対を差動出力電流を持つマルチプライヤ
ＭＰを直列接続して簡単に得られる。差動出力電流を持
つマルチプライヤＭＰの他の例としては特開平３−２１
０６８３、特開平４−３４６７３、特開平４−３０９１
９０、特願平５−１７６０２５、特願平５−１９３５
８、等があるがいずれの場合にもトリプライヤを実現で
きる。
【００８２】上述した、本発明の第３の実施例のクァド
ルプラは、いずれも、トランジスタの縦積み段数を２段
としており、電源電圧が２．８Ｖ程度でも動作可能であ
り、３Ｖ以下の電源電圧動作要求に適合するものであ
る。
ルプラは、いずれも、トランジスタの縦積み段数を２段
としており、電源電圧が２．８Ｖ程度でも動作可能であ
り、３Ｖ以下の電源電圧動作要求に適合するものであ
る。
【００８３】次に、図１２は、本発明の第４の実施例を
示す回路図である。このトリプラＴＰは、トランジスタ
Ｑ５〜Ｑ１４からなる。これらのトランジスタＱ５〜Ｑ
８は、図１１のものと同じである。また、トランジスタ
Ｑ９〜Ｑ１２は、トランジスタＱ１〜Ｑ４と同じ構成で
ある。トランジスタＱ１３，１４のエミッタは、それぞ
れ定電流源Ｉ0 に接続されている。トランジスタＱ９，
Ｑ１０のエミッタは、トランジスタＱ１３のコレクタに
接続されている。トランジスタＱ１１，Ｑ１２のエミッ
タは、トランジスタＱ１４のコレクタに接続されてい
る。トランジスタＱ９，Ｑ１１のコレクタは、トランジ
スタＱ５，Ｑ６のエミッタに接続されている。トランジ
スタＱ１０，Ｑ１２のコレクタは、トランジスタＱ７，
Ｑ８のエミッタに接続されている。
示す回路図である。このトリプラＴＰは、トランジスタ
Ｑ５〜Ｑ１４からなる。これらのトランジスタＱ５〜Ｑ
８は、図１１のものと同じである。また、トランジスタ
Ｑ９〜Ｑ１２は、トランジスタＱ１〜Ｑ４と同じ構成で
ある。トランジスタＱ１３，１４のエミッタは、それぞ
れ定電流源Ｉ0 に接続されている。トランジスタＱ９，
Ｑ１０のエミッタは、トランジスタＱ１３のコレクタに
接続されている。トランジスタＱ１１，Ｑ１２のエミッ
タは、トランジスタＱ１４のコレクタに接続されてい
る。トランジスタＱ９，Ｑ１１のコレクタは、トランジ
スタＱ５，Ｑ６のエミッタに接続されている。トランジ
スタＱ１０，Ｑ１２のコレクタは、トランジスタＱ７，
Ｑ８のエミッタに接続されている。
【００８４】数１０においては、差動出力電流ΔＩはト
リプラＴＰの差動出力電流であるから、次の数２０で表
される。
リプラＴＰの差動出力電流であるから、次の数２０で表
される。
【００８５】
【数２０】
【００８６】したがって、交叉接続エミッタ結合対がト
リプラの差動出力電流ΔＩで駆動されるクァドルプラの
差動出力電流ΔＩOUT は、次の数２１で求まる。
リプラの差動出力電流ΔＩで駆動されるクァドルプラの
差動出力電流ΔＩOUT は、次の数２１で求まる。
【００８７】
【数２１】
【００８８】また、ｔａｎｈｘは、ｔａｎｈｘ＝ｘ−１
／３ｘ3 ●ｘ（｜ｘ｜<<１）と近似できるから、小信号
では、ΔＩOUT は次の数２２で表される。
／３ｘ3 ●ｘ（｜ｘ｜<<１）と近似できるから、小信号
では、ΔＩOUT は次の数２２で表される。
【００８９】
【数２２】
【００９０】図１３は、本発明の第４の実施例を示す回
路図である。図１３のトランジスタＱ１〜Ｑ４は、図１
２のトランジスタＱ５〜Ｑ８と同じ構成である。また、
図１３のトランジスタＱ５〜Ｑ１６は、図１０のものと
同じである。
路図である。図１３のトランジスタＱ１〜Ｑ４は、図１
２のトランジスタＱ５〜Ｑ８と同じ構成である。また、
図１３のトランジスタＱ５〜Ｑ１６は、図１０のものと
同じである。
【００９１】この時のクァドルプラの差動出力電流ΔＩ
OUT は、同様に、次の数２３で表される。
OUT は、同様に、次の数２３で表される。
【００９２】
【数２３】
【００９３】また、図１４は、本発明の第４の実施例を
示す他の回路図である。図１４のトランジスタＱ１〜Ｑ
８は、図１３のトランジスタＱ１〜Ｑ８と同じ構成であ
る。また、図１４のＭＯＳトランジスタＭ９〜Ｍ１６
は、図１１のものと同じである。
示す他の回路図である。図１４のトランジスタＱ１〜Ｑ
８は、図１３のトランジスタＱ１〜Ｑ８と同じ構成であ
る。また、図１４のＭＯＳトランジスタＭ９〜Ｍ１６
は、図１１のものと同じである。
【００９４】この時のクァドルプラの差動出力電流ΔＩ
OUT は、入力電圧Ｖ3 ，Ｖ4 を限定すれば、同様に、次
の数２４で表される。
OUT は、入力電圧Ｖ3 ，Ｖ4 を限定すれば、同様に、次
の数２４で表される。
【００９５】
【数２４】
【００９６】トリプラＴＰは、上述したように、交叉接
続エミッタ結合対を差動出力電流を持つマルチプライヤ
を直列接続して簡単に得られる。差動出力電流を持つマ
ルチプライヤの他の例としては特開平３−２１０６８
３、特開平４−３４６７３、特開平４−３０９１９０、
特願平５−１７６０２５等があるがいずれの場合にもト
リプライヤを実現できる。
続エミッタ結合対を差動出力電流を持つマルチプライヤ
を直列接続して簡単に得られる。差動出力電流を持つマ
ルチプライヤの他の例としては特開平３−２１０６８
３、特開平４−３４６７３、特開平４−３０９１９０、
特願平５−１７６０２５等があるがいずれの場合にもト
リプライヤを実現できる。
【００９７】上述した、本発明の第４の実施例のクァド
ルプラは、いずれも、トランジスタの縦積み段数を最小
としており、電源電圧が２Ｖ程度でも動作可能であり、
３Ｖ以下の電源電圧動作要求に適合するものである。
ルプラは、いずれも、トランジスタの縦積み段数を最小
としており、電源電圧が２Ｖ程度でも動作可能であり、
３Ｖ以下の電源電圧動作要求に適合するものである。
【００９８】以上、図１３および図１４で論じたクァド
ルプラに、さらに、交叉接続エミッタ結合対を折り返し
て図１２の入力電圧Ｖ1 ，Ｖ2 に対応した交叉接続エミ
ッタ結合対を折り返して２段重ねにすれば、容易に５つ
の入力信号の乗算できるが、この場合にもは動作電源電
圧は変わらず、３Ｖ以下で動作可能である。
ルプラに、さらに、交叉接続エミッタ結合対を折り返し
て図１２の入力電圧Ｖ1 ，Ｖ2 に対応した交叉接続エミ
ッタ結合対を折り返して２段重ねにすれば、容易に５つ
の入力信号の乗算できるが、この場合にもは動作電源電
圧は変わらず、３Ｖ以下で動作可能である。
【００９９】
【発明の効果】以上説明したように、本発明のトリプラ
およびクァドルプラは、電源電圧を３Ｖ以下に下げられ
るという効果がある。
およびクァドルプラは、電源電圧を３Ｖ以下に下げられ
るという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第１の実施例の回路を示す回路図であ
る。
る。
【図３】本発明の第１の実施例の他の回路を示す回路図
である。
である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】本発明の第２の実施例の回路を示す回路図であ
る。
る。
【図６】本発明の第２の実施例の他の回路を示す回路図
である。
である。
【図７】本発明の第２の実施例の他の回路を示す回路図
である。
である。
【図８】本発明の第３の実施例を示すブロック図であ
る。
る。
【図９】本発明の第３の実施例の回路を示す回路図であ
る。
る。
【図１０】本発明の第３の実施例の他の回路を示す回路
図である。
図である。
【図１２】本発明の第３の実施例の他の回路を示す回路
図である。
図である。
【図１３】本発明の第４の実施例を示す回路図である。
【図１４】本発の第４の実施例の他の回路を示す回路図
である。
である。
【図１５】従来のトリプラを示す回路図である。
【図１６】従来のグァドルプラを示す回路図である。
Ｑ１〜Ｑ１６ トランジスタ Ｍ１〜Ｍ１６ ＭＯＳトランジスタ Ｉ0 定電流源 Ｒ 抵抗 ＭＰ マルチプライヤ ＴＰ トリプラ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第１の実施例の回路を示す回路図であ
る。
る。
【図３】本発明の第１の実施例の他の回路を示す回路図
である。
である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】本発明の第２の実施例の回路を示す回路図であ
る。
る。
【図６】本発明の第２の実施例の他の回路を示す回路図
である。
である。
【図７】本発明の第２の実施例の他の回路を示す回路図
である。
である。
【図８】本発明の第３の実施例を示すブロック図であ
る。
る。
【図９】本発明の第３の実施例の回路を示す回路図であ
る。
る。
【図１０】本発明の第３の実施例の他の回路を示す回路
図である。
図である。
【図１１】本発明の第３の実施例の他の回路を示す回路
図である。
図である。
【図１２】本発明の第３の実施例の他の回路を示す回路
図である。
図である。
【図１３】本発明の第４の実施例の回路を示す回路図で
ある。
ある。
【図１４】本発明の第４の実施例の他の回路を示す回路
図である。
図である。
【図１５】従来のトリプラを示す回路図である。
【図１６】従来のクァドルプラを示す回路図である。
【符号の説明】 Ｑ１〜Ｑ１６ トランジスタ Ｍ１〜Ｍ１６ ＭＯＳトランジスタ Ｉ０ 定電流源 Ｒ 抵抗 ＭＰ マルチプライヤ ＴＰ トリプラ
Claims (4)
- 【請求項１】 交叉接続エミッタ結合対がマルチプライ
ヤの差動出力電流で駆動されることを特徴とする３つの
入力信号を乗算するトリプラ。 - 【請求項２】 交叉接続エミッタ結合対を構成する２対
の差動対はそれぞれ等しい値の定電流源に接続された逆
特性のトランジスタから構成されることを特徴とする請
求項１に記載のトリプラ。 - 【請求項３】 交叉接続エミッタ結合対がマルチプライ
ヤの差動出力電流で駆動されるトリプラの差動出力電流
で駆動される交叉接続エミッタ結合対がさらに接続さ
れ、かつ交叉接続エミッタ結合対を構成する２対の差動
対はそれぞれ等しい値の定電流源に接続された逆特性の
トランジスタから構成されることを特徴とするクァドル
プラ。 - 【請求項４】 前記交叉接続エミッタ結合対を構成する
２対の差動対はそれぞれ等しい値の定電流源に接続され
た逆特性のトランジスタから構成されるトリプラの差動
出力電流で駆動される交叉接続エミッタ結合対がさらに
接続され、かつ交叉接続エミッタ結合対を構成する２対
の差動対はそれぞれ等しい値の定電流源に接続されるこ
とを特徴とするクァドルプラ。
Priority Applications (4)
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|---|---|---|---|
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| US08/724,113 US5640121A (en) | 1993-10-29 | 1996-08-13 | Quadrupler with two cross-coupled, emitter-coupled pairs of transistors |
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