JPH07135437A - 対数ｉｆ増幅回路 - Google Patents
対数ｉｆ増幅回路Info
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- JPH07135437A JPH07135437A JP5282952A JP28295293A JPH07135437A JP H07135437 A JPH07135437 A JP H07135437A JP 5282952 A JP5282952 A JP 5282952A JP 28295293 A JP28295293 A JP 28295293A JP H07135437 A JPH07135437 A JP H07135437A
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- Japan
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- logarithmic
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- emitter
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- amplifier circuit
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- 230000000295 complement effect Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/001—Volume compression or expansion in amplifiers without controlling loop
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- Amplifiers (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】
【目的】 バイポーラ半導体集積回路上に低電圧で動作
可能な対数ＩＦ増幅回路を実現する。 【構成】 対数ＩＦ増幅回路の整流器に用いられる二重
平衡型差動回路は交叉接続エミッタ結合対を構成するト
ランジスタとエミッタ結合対を構成するトランジスタと
を備えており、交叉接続エミッタ結合対トランジスタと
エミッタ結合対トランジスタとはそれぞれその極性が異
なっている。また、エミッタ結合対はそれぞれその特性
が異なり、これらエミッタ結合対は並列接続されること
が望ましい。
可能な対数ＩＦ増幅回路を実現する。 【構成】 対数ＩＦ増幅回路の整流器に用いられる二重
平衡型差動回路は交叉接続エミッタ結合対を構成するト
ランジスタとエミッタ結合対を構成するトランジスタと
を備えており、交叉接続エミッタ結合対トランジスタと
エミッタ結合対トランジスタとはそれぞれその極性が異
なっている。また、エミッタ結合対はそれぞれその特性
が異なり、これらエミッタ結合対は並列接続されること
が望ましい。
Description
【０００１】
【産業上の利用分野】本発明は対数増幅回路に関し、特
に、バイポーラ半導体集積回路上に形成され低電圧動作
可能な対数中間周波（対数ＩＦ）増幅回路に関する。
に、バイポーラ半導体集積回路上に形成され低電圧動作
可能な対数中間周波（対数ＩＦ）増幅回路に関する。
【０００２】
【従来の技術】従来、対数ＩＦ増幅回路として、例え
ば、米国特許第４６８０５５３号に記載された対数ＩＦ
増幅回路が知られている。
ば、米国特許第４６８０５５３号に記載された対数ＩＦ
増幅回路が知られている。
【０００３】ここで、図９を参照して、対数ＩＦ増幅回
路について概説する。
路について概説する。
【０００４】図９において、トランジスタＱ３３０及び
Ｑ３３１とエミッタ抵抗Ｒ３３０及びＲ３３１で構成さ
れた差動回路は、第１段の二重平衡差動回路に接続さ
れ、トランジスタＱ３３２及びＱ３３３で構成された差
動回路並びにトランジスタＱ３３４及びＱ３３５と抵抗
Ｒ３３２及びＲ３３３とで構成された差動回路は、最終
段の二重平衡差動回路に接続されている。最終段の差動
回路に接続された二つの差動回路は、エミッタホロワー
トランジスタＱ１６３及びＱ１６４を介して最終段のＩ
Ｆ増幅器の出力が与えられる。
Ｑ３３１とエミッタ抵抗Ｒ３３０及びＲ３３１で構成さ
れた差動回路は、第１段の二重平衡差動回路に接続さ
れ、トランジスタＱ３３２及びＱ３３３で構成された差
動回路並びにトランジスタＱ３３４及びＱ３３５と抵抗
Ｒ３３２及びＲ３３３とで構成された差動回路は、最終
段の二重平衡差動回路に接続されている。最終段の差動
回路に接続された二つの差動回路は、エミッタホロワー
トランジスタＱ１６３及びＱ１６４を介して最終段のＩ
Ｆ増幅器の出力が与えられる。
【０００５】この結果、図９に示すＩＦ増幅回路では３
つのＩＦ増幅器に関して９個の両方波整流器を備えるこ
とになる。従って、その入力信号ＶINのダイナミックレ
ンジは十分な広さのレンジとなる。
つのＩＦ増幅器に関して９個の両方波整流器を備えるこ
とになる。従って、その入力信号ＶINのダイナミックレ
ンジは十分な広さのレンジとなる。
【０００６】
【発明が解決しようとする課題】ところで、上述の対数
ＩＦ増幅回路では同一極性のトランジスタを２段縦積み
した所謂二重平衡差動回路を用いており、このため、下
段に位置するエミッタ結合対のエミッタに抵抗を挿入し
て対数特性をもたせると、３ボルト以下の低電圧におけ
る動作ができないという問題点がある。
ＩＦ増幅回路では同一極性のトランジスタを２段縦積み
した所謂二重平衡差動回路を用いており、このため、下
段に位置するエミッタ結合対のエミッタに抵抗を挿入し
て対数特性をもたせると、３ボルト以下の低電圧におけ
る動作ができないという問題点がある。
【０００７】本発明の目的は低電圧で動作可能な対数Ｉ
Ｆ増幅回路を提供することにある。
Ｆ増幅回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば、縦続接
続された複数のＩＦ増幅器と、該ＩＦ増幅器の入力信号
又は出力信号の所定の位相信号が入力される二重平衡型
差動回路と、該二重平衡型差動回路の差動出力電流又は
所定位相の一方の差動出力電流を加算して出力とする対
数ＩＦ増幅回路において、前記二重平衡型差動回路では
交叉接続エミッタ結合対を構成するトランジスタとエミ
ッタ結合対を構成するトランジスタとの極性が互いに異
なり、前記交叉接続エミッタ結合対及び前記エミッタ結
合対はそれぞれ定電流源で駆動され、前記交叉接続エミ
ッタ結合対を駆動する一対の定電流源が前記エミッタ結
合対の差動出力電流で減じられるようにしたことを特徴
とする対数ＩＦ増幅回路が得られる。
続された複数のＩＦ増幅器と、該ＩＦ増幅器の入力信号
又は出力信号の所定の位相信号が入力される二重平衡型
差動回路と、該二重平衡型差動回路の差動出力電流又は
所定位相の一方の差動出力電流を加算して出力とする対
数ＩＦ増幅回路において、前記二重平衡型差動回路では
交叉接続エミッタ結合対を構成するトランジスタとエミ
ッタ結合対を構成するトランジスタとの極性が互いに異
なり、前記交叉接続エミッタ結合対及び前記エミッタ結
合対はそれぞれ定電流源で駆動され、前記交叉接続エミ
ッタ結合対を駆動する一対の定電流源が前記エミッタ結
合対の差動出力電流で減じられるようにしたことを特徴
とする対数ＩＦ増幅回路が得られる。
【０００９】また、前記二重平衡型差動回路ではエミッ
タ結合対はそれぞれ特性が異なり、該エミッタ結合対が
並列接続されることが望ましい。
タ結合対はそれぞれ特性が異なり、該エミッタ結合対が
並列接続されることが望ましい。
【００１０】
【実施例】以下本発明について実施例によって説明す
る。
る。
【００１１】図１を参照して、本発明による対数ＩＦ増
幅回路は複数の差動回路（差動対）１１乃至１Ｎと複数
の二重平衡型差動回路（整流器）２１乃至２Ｎを備えて
いる（Ｎは２以上の整数）。この対数ＩＦ増幅回路では
図２に示すように整流器は交叉接続エミッタ結合対をＰ
ＮＰトランジスタＱ５乃至Ｑ８で構成し、エミッタ結合
対をＮＰＮトランジスタＱ３及びＱ４で構成して、トラ
ンジスタの極性を異ならせている。つまり、各二重平衡
型差動回路２１乃至２Ｎはコンプリメンタリ・トランジ
スタで構成されていることになる。そして、全てのエミ
ッタ結合対が定電流源Ｉ0 で駆動される。
幅回路は複数の差動回路（差動対）１１乃至１Ｎと複数
の二重平衡型差動回路（整流器）２１乃至２Ｎを備えて
いる（Ｎは２以上の整数）。この対数ＩＦ増幅回路では
図２に示すように整流器は交叉接続エミッタ結合対をＰ
ＮＰトランジスタＱ５乃至Ｑ８で構成し、エミッタ結合
対をＮＰＮトランジスタＱ３及びＱ４で構成して、トラ
ンジスタの極性を異ならせている。つまり、各二重平衡
型差動回路２１乃至２Ｎはコンプリメンタリ・トランジ
スタで構成されていることになる。そして、全てのエミ
ッタ結合対が定電流源Ｉ0 で駆動される。
【００１２】ここで図２も参照して、各二重平衡型差動
回路２１乃至２Ｎの差動出力電流をΔＩOUT とすると、
ΔＩOUT は数１で表される。
回路２１乃至２Ｎの差動出力電流をΔＩOUT とすると、
ΔＩOUT は数１で表される。
【００１３】
【数１】
【００１４】ここで、ＶT は熱電圧であり、ＶT ＝ｋＴ
／ｑで表される。ただし、ｋはボルツマン定数、Ｔは絶
対温度、ｑは単位電子電荷である。また、αFnはＮＰＮ
トランジスタの直流電流増幅率、αFpはＰＮＰトランジ
スタの直流電流増幅率である。
／ｑで表される。ただし、ｋはボルツマン定数、Ｔは絶
対温度、ｑは単位電子電荷である。また、αFnはＮＰＮ
トランジスタの直流電流増幅率、αFpはＰＮＰトランジ
スタの直流電流増幅率である。
【００１５】Ｖ1 の位相とＶ2 の位相とはＩＦ増幅器と
して機能する差動対（エミッタ結合対）によって容易に
合わせることができる。いま、Ｖ1 とＶ2 の位相が同相
であるとすると、数１から二重平衡型差動回路の差動出
力電流ΔＩOUT は両波整流波形となる。ここで、Ｖ2 を
パラメータとして二重平衡型差動回路の差動出力電流Δ
ＩOUT の特性を表すと図３で示すようになる。
して機能する差動対（エミッタ結合対）によって容易に
合わせることができる。いま、Ｖ1 とＶ2 の位相が同相
であるとすると、数１から二重平衡型差動回路の差動出
力電流ΔＩOUT は両波整流波形となる。ここで、Ｖ2 を
パラメータとして二重平衡型差動回路の差動出力電流Δ
ＩOUT の特性を表すと図３で示すようになる。
【００１６】ところで、図４に示すように、各二重平衡
型差動回路２１乃至２Ｎにおいて、交叉接続エミッタ結
合対をＮＰＮトランジスタＱ５乃至Ｑ８で構成し、エミ
ッタ結合対をＰＮＰトランジスタＱ３及びＱ４で構成す
るようにしても上記の数１が成立し、その結果、図３に
示す特性が得られる。
型差動回路２１乃至２Ｎにおいて、交叉接続エミッタ結
合対をＮＰＮトランジスタＱ５乃至Ｑ８で構成し、エミ
ッタ結合対をＰＮＰトランジスタＱ３及びＱ４で構成す
るようにしても上記の数１が成立し、その結果、図３に
示す特性が得られる。
【００１７】上述の記載から、図１に示すようにＩＦ増
幅器を構成する差動対とコンプリメンタリ・トランジス
タで構成された二重平衡型差動回路とを接続して、全て
の二重平衡型差動回路の出力を加算器３１で加算するよ
うにすると、差動対あるいは二重平衡回路のもつリミテ
ィング特性によって、入力電圧ＶINが大きくなるにした
がって後段のＩＦ増幅器あるいは二重平衡型差動回路か
ら順次飽和していく。この結果、折れ線近似された対数
特性を有する出力電流ＩRSSIが得られる。そして、出力
抵抗ＲRSSIで電流−電圧変換されて出力電圧ＶRSSIが得
られる。つまり、ＶRSSI＝ＲRSSI・ＩRSSIとなる。そし
て、このような二重平衡型差動回路ではトランジスタを
縦積みした際、およそ１ボルト程度の低電圧から動作可
能となる。
幅器を構成する差動対とコンプリメンタリ・トランジス
タで構成された二重平衡型差動回路とを接続して、全て
の二重平衡型差動回路の出力を加算器３１で加算するよ
うにすると、差動対あるいは二重平衡回路のもつリミテ
ィング特性によって、入力電圧ＶINが大きくなるにした
がって後段のＩＦ増幅器あるいは二重平衡型差動回路か
ら順次飽和していく。この結果、折れ線近似された対数
特性を有する出力電流ＩRSSIが得られる。そして、出力
抵抗ＲRSSIで電流−電圧変換されて出力電圧ＶRSSIが得
られる。つまり、ＶRSSI＝ＲRSSI・ＩRSSIとなる。そし
て、このような二重平衡型差動回路ではトランジスタを
縦積みした際、およそ１ボルト程度の低電圧から動作可
能となる。
【００１８】次に図５に対数ＩＦ増幅回路を構成する二
重平衡型差動回路の他の例を示す。
重平衡型差動回路の他の例を示す。
【００１９】図５に示すように、この二重平衡型差動回
路ではＮＰＮトランジスタＱ１及びＱ２、ＰＮＰトラン
ジスタＱ５乃至Ｑ８、及びＮＰＮトランジスタＱ３１乃
至Ｑ３３とＱ４１乃至Ｑ４３とを備えており、さらに抵
抗Ｒ1 乃至Ｒ3 を備えている。そして、下段のエミッタ
結合対においてエミッタ抵抗ＲE2及びＲE3が挿入され、
これによってエミッタ結合対における伝達特性を異なら
せ、複数の差動対を並列に接続している。
路ではＮＰＮトランジスタＱ１及びＱ２、ＰＮＰトラン
ジスタＱ５乃至Ｑ８、及びＮＰＮトランジスタＱ３１乃
至Ｑ３３とＱ４１乃至Ｑ４３とを備えており、さらに抵
抗Ｒ1 乃至Ｒ3 を備えている。そして、下段のエミッタ
結合対においてエミッタ抵抗ＲE2及びＲE3が挿入され、
これによってエミッタ結合対における伝達特性を異なら
せ、複数の差動対を並列に接続している。
【００２０】図５に示す二重平衡型差動回路では図６に
示す対数特性が得られる。つまり、米国特許第４６８０
５５３号に記載されているように二重平衡型差動回路を
構成する下段のエミッタ結合対にエミッタ抵抗を挿入し
てそれぞれの伝達特性を異ならせて複数の差動対を並列
接続すると、疑似対数両波整流器となって対数精度が向
上する。
示す対数特性が得られる。つまり、米国特許第４６８０
５５３号に記載されているように二重平衡型差動回路を
構成する下段のエミッタ結合対にエミッタ抵抗を挿入し
てそれぞれの伝達特性を異ならせて複数の差動対を並列
接続すると、疑似対数両波整流器となって対数精度が向
上する。
【００２１】また、図７に示すように、交叉接続エミッ
タ結合対をＮＰＮトランジスタＱ１及びＱ２とＱ５乃至
Ｑ８で構成し、並列接続されるエミッタ結合対をＰＮＰ
トランジスタＱ３１乃至Ｑ３３とＱ４１乃至Ｑ４３で構
成して二重平衡型差動回路を構成するようにしても図６
に示す対数特性が得られる。つまり、疑似対数両波整流
器となる。
タ結合対をＮＰＮトランジスタＱ１及びＱ２とＱ５乃至
Ｑ８で構成し、並列接続されるエミッタ結合対をＰＮＰ
トランジスタＱ３１乃至Ｑ３３とＱ４１乃至Ｑ４３で構
成して二重平衡型差動回路を構成するようにしても図６
に示す対数特性が得られる。つまり、疑似対数両波整流
器となる。
【００２２】このような疑似対数両波整流器を用いた対
数ＩＦ増幅回路の一例を図８に示す。この対数ＩＦ増幅
回路は４個の差動増幅器（Ａｍｐｌｉｆｉｅｒ／Ｌｉｍ
ｉｔｅｒ）４１乃至４４と４個の疑似対数両波整流器
（Ｐｓｅｕｄｏ Ｌｏｇａｒｉｔｈｍｉｃ Ｆｕｌｌ−
Ｗａｖｅ Ｒｅｃｔｉｆｉｅｒ）５１乃至５４とを備え
ている。そして、並列接続されるエミッタ結合対の入力
信号は位相が合っていれば、ＩＦ増幅器の入力信号及び
出力信号のどちらを用いてもよい。また、並列接続され
るエミッタ結合対の数も任意に設定できる。
数ＩＦ増幅回路の一例を図８に示す。この対数ＩＦ増幅
回路は４個の差動増幅器（Ａｍｐｌｉｆｉｅｒ／Ｌｉｍ
ｉｔｅｒ）４１乃至４４と４個の疑似対数両波整流器
（Ｐｓｅｕｄｏ Ｌｏｇａｒｉｔｈｍｉｃ Ｆｕｌｌ−
Ｗａｖｅ Ｒｅｃｔｉｆｉｅｒ）５１乃至５４とを備え
ている。そして、並列接続されるエミッタ結合対の入力
信号は位相が合っていれば、ＩＦ増幅器の入力信号及び
出力信号のどちらを用いてもよい。また、並列接続され
るエミッタ結合対の数も任意に設定できる。
【００２３】
【発明の効果】以上説明したように本発明による対数Ｉ
Ｆ増幅回路は低電圧動作が可能であり、電源電圧を３ボ
ルト以下に下げることができるという効果がある。
Ｆ増幅回路は低電圧動作が可能であり、電源電圧を３ボ
ルト以下に下げることができるという効果がある。
【図１】本発明による対数ＩＦ増幅回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】図１に示す二重平衡型差動回路の一例を示す回
路図である。
路図である。
【図３】図２に示す二重平衡型差動回路の特性を示す図
である。
である。
【図４】図１に示す二重平衡型差動回路の他の例を示す
回路図である。
回路図である。
【図５】疑似対数両波整流器を構成するための二重平衡
型差動回路の一例を示す回路図である。
型差動回路の一例を示す回路図である。
【図６】図５に示す疑似対数両波整流器を構成するため
の二重平衡型差動回路の疑似対数特性を示す図である。
の二重平衡型差動回路の疑似対数特性を示す図である。
【図７】疑似対数両波整流器を構成するための二重平衡
型差動回路の他の例を示す回路図である。
型差動回路の他の例を示す回路図である。
【図８】本発明による対数ＩＦ増幅回路の他の実施例を
示すブロック図であり、疑似対数両波整流器を構成する
ための二重平衡型差動回路を用いた対数ＩＦ増幅回路を
示すブロック図である。
示すブロック図であり、疑似対数両波整流器を構成する
ための二重平衡型差動回路を用いた対数ＩＦ増幅回路を
示すブロック図である。
【図９】従来の対数ＩＦ増幅回路の一例を示すブロック
図である。
図である。
１１〜１Ｎ 差動回路 ２１〜２Ｎ 二重平衡型差動回路 ３１ 加算器３１ ４１〜４４ 差動増幅器 ５１〜５４ 疑似対数両波整流器
Claims (2)
- 【請求項１】 縦続接続された複数のＩＦ増幅器と、該
ＩＦ増幅器の入力信号又は出力信号の所定の位相信号が
入力される二重平衡型差動回路と、該二重平衡型差動回
路の差動出力電流又は所定位相の一方の差動出力電流を
加算して出力とする対数ＩＦ増幅回路において、前記二
重平衡型差動回路では交叉接続エミッタ結合対を構成す
るトランジスタとエミッタ結合対を構成するトランジス
タとの極性が互いに異なり、前記交叉接続エミッタ結合
対及び前記エミッタ結合対はそれぞれ定電流源で駆動さ
れ、前記交叉接続エミッタ結合対を駆動する一対の定電
流源が前記エミッタ結合対の差動出力電流で減じられる
ようにしたことを特徴とする対数ＩＦ増幅回路。 - 【請求項２】 請求項１に記載された対数ＩＦ増幅回路
において、前記二重平衡型差動回路ではエミッタ結合対
はそれぞれ特性が異なり、該エミッタ結合対が並列接続
されていることを特徴とする対数ＩＦ増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282952A JP2778615B2 (ja) | 1993-11-12 | 1993-11-12 | 対数ｉｆ増幅回路 |
| US08/336,217 US5475328A (en) | 1993-11-12 | 1994-11-03 | Logarithmic intermediate frequency amplifier circuit operable on low voltage |
| GB9422590A GB2283843B (en) | 1993-11-12 | 1994-11-09 | Logarithmic intermediate frequency amplifier circuit operable on low voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282952A JP2778615B2 (ja) | 1993-11-12 | 1993-11-12 | 対数ｉｆ増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135437A true JPH07135437A (ja) | 1995-05-23 |
| JP2778615B2 JP2778615B2 (ja) | 1998-07-23 |
Family
ID=17659253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5282952A Expired - Lifetime JP2778615B2 (ja) | 1993-11-12 | 1993-11-12 | 対数ｉｆ増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5475328A (ja) |
| JP (1) | JP2778615B2 (ja) |
| GB (1) | GB2283843B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU691554B2 (en) * | 1994-03-09 | 1998-05-21 | Nec Corporation | Analog multiplier using multitail cell |
| US5903185A (en) * | 1996-12-20 | 1999-05-11 | Maxim Integrated Products, Inc. | Hybrid differential pairs for flat transconductance |
| US6529047B2 (en) * | 2000-12-21 | 2003-03-04 | Intersil Americas Inc. | Mixer driver circuit |
| US7212041B2 (en) * | 2002-12-23 | 2007-05-01 | Intel Corporation | Weighted multi-input variable gain amplifier |
| US7417485B1 (en) * | 2003-09-23 | 2008-08-26 | Cypress Semiconductor Corporation | Differential energy difference integrator |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533747Y2 (ja) * | 1975-04-14 | 1980-08-11 | ||
| US4187537A (en) * | 1978-12-21 | 1980-02-05 | Zenith Radio Corporation | Full-wave rectifier |
| US4663594A (en) * | 1984-09-13 | 1987-05-05 | Motorola, Inc. | Electronic phase shifter circuit and method |
| US4680553A (en) * | 1985-01-18 | 1987-07-14 | Nec Corporation | Intermediate frequency amplifier with signal strength detection circuit |
| US4794342A (en) * | 1986-06-04 | 1988-12-27 | Nec Corporation | Intermediate frequency amplification circuit capable of detecting a field strength with low electric power |
| US4937516A (en) * | 1987-11-13 | 1990-06-26 | U.S. Philips Corporation | Balanced voltage-current converter and double-balanced mixer circuit comprising such a converter |
| JP2643516B2 (ja) * | 1990-02-01 | 1997-08-20 | 日本電気株式会社 | 対数増幅回路 |
| JPH0417405A (ja) * | 1990-05-10 | 1992-01-22 | Alps Electric Co Ltd | ミキサ回路 |
| US5345185A (en) * | 1992-04-14 | 1994-09-06 | Analog Devices, Inc. | Logarithmic amplifier gain stage |
-
1993
- 1993-11-12 JP JP5282952A patent/JP2778615B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-03 US US08/336,217 patent/US5475328A/en not_active Expired - Fee Related
- 1994-11-09 GB GB9422590A patent/GB2283843B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2283843A (en) | 1995-05-17 |
| US5475328A (en) | 1995-12-12 |
| GB9422590D0 (en) | 1995-01-04 |
| JP2778615B2 (ja) | 1998-07-23 |
| GB2283843B (en) | 1997-10-15 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980408 |