JPH07135249A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH07135249A JPH07135249A JP5279746A JP27974693A JPH07135249A JP H07135249 A JPH07135249 A JP H07135249A JP 5279746 A JP5279746 A JP 5279746A JP 27974693 A JP27974693 A JP 27974693A JP H07135249 A JPH07135249 A JP H07135249A
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- Japan
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- film
- insulating film
- wiring
- contact hole
- oxide film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 素子分離酸化膜上において、上層と下層の配
線を接続するためのコンタクト孔を形成する際に、下層
配線を踏み外しても、半導体基板とショートすることの
ない、安定にコンタクト特性を有する半導体装置を提供
する。 【構成】 Ｓｉ基板１０１上に形成された素子分離酸化
膜１０２と、少なくともこの素子分離酸化膜１０２と同
一領域内部に設けられた第１の絶縁膜１０４と、この第
１の絶縁膜１０４上に形成された第１の配線１０６と、
この第１の配線１０６上に形成された第２の絶縁膜１０
７と、第２の絶縁膜１０７に形成され、第１の絶縁膜１
０４及び第１の配線１０６に至るコンタクト孔１０８
と、このコンタクト孔１０８を介して第１の配線１０６
に接続された第２の配線１１０とを有し、第１の絶縁膜
１０４は第２の絶縁膜１０７と異なる膜であることを特
徴とする半導体装置である。
線を接続するためのコンタクト孔を形成する際に、下層
配線を踏み外しても、半導体基板とショートすることの
ない、安定にコンタクト特性を有する半導体装置を提供
する。 【構成】 Ｓｉ基板１０１上に形成された素子分離酸化
膜１０２と、少なくともこの素子分離酸化膜１０２と同
一領域内部に設けられた第１の絶縁膜１０４と、この第
１の絶縁膜１０４上に形成された第１の配線１０６と、
この第１の配線１０６上に形成された第２の絶縁膜１０
７と、第２の絶縁膜１０７に形成され、第１の絶縁膜１
０４及び第１の配線１０６に至るコンタクト孔１０８
と、このコンタクト孔１０８を介して第１の配線１０６
に接続された第２の配線１１０とを有し、第１の絶縁膜
１０４は第２の絶縁膜１０７と異なる膜であることを特
徴とする半導体装置である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
に配線と配線とのコンタクト部に関する。
に配線と配線とのコンタクト部に関する。
【０００２】
【従来の技術】一般に半導体装置では、回路構成が複雑
であるため２層以上の多層配線が用いられている。図７
（ａ）,（ｂ）に従来の多層配線構造を有する半導体装
置の例を示す。図７において（ａ）はパターン平面図、
（ｂ）は（ａ）のＹ−Ｙ’線に沿った断面図である。す
なわち、Ｓｉ基板４０１上には素子分離酸化膜４０２が
形成され、Ｓｉ基板４０１上のゲート酸化膜４０３を介
してＭＯＳＦＥＴ用ゲート電極及びそれより延設された
ワード線４０４が形成される。ワード線４０４上には、
層間絶縁膜４０５を介してアルミ配線４０８が形成さ
れ、ワード線４０４とアルミ配線４０８は層間絶縁膜４
０５に開孔されたコンタクト孔４０６を介して電気的に
接続される。
であるため２層以上の多層配線が用いられている。図７
（ａ）,（ｂ）に従来の多層配線構造を有する半導体装
置の例を示す。図７において（ａ）はパターン平面図、
（ｂ）は（ａ）のＹ−Ｙ’線に沿った断面図である。す
なわち、Ｓｉ基板４０１上には素子分離酸化膜４０２が
形成され、Ｓｉ基板４０１上のゲート酸化膜４０３を介
してＭＯＳＦＥＴ用ゲート電極及びそれより延設された
ワード線４０４が形成される。ワード線４０４上には、
層間絶縁膜４０５を介してアルミ配線４０８が形成さ
れ、ワード線４０４とアルミ配線４０８は層間絶縁膜４
０５に開孔されたコンタクト孔４０６を介して電気的に
接続される。
【０００３】しかし、上記のように構成するためには、
コンタクト孔４０６とワード線４０４の間で起こるマス
クの合わせずれや、コンタクト孔４０６やワード線４０
４の寸法ばらつきにより、図８に示す様にコンタクト孔
４０６を開孔する際にワード線４０４を踏み外し、Ｓｉ
基板４０１とのショート等が生じる可能性がある。従っ
てそれを防ぐためにワード線４０４のコンタクト部には
合わせ余裕ΔＬをとる必要がある。例えばΔＬはステッ
パの性能等にもよるが、ΔＬ≧０.３μｍ程度とるのが
望ましい。従ってコンタクト孔４０６の形成される部分
ではワード線４０４の幅は（コンタクトの幅ｄ4）＋２
×（合わせ余裕ΔＬ）以上とる必要がある。一方配線ス
ペースＳ4及びコンタクトの幅ｄ4はフォトリソグラフィ
の限界で決まり、例えばＫｒＦエキシマレーザーステッ
パではそれぞれＳ4≧０.３μｍ、ｄ≧０.３μｍぐらい
となる。従ってワード線４０４の配線ピッチＰ4はｄ4＋
ΔＬ＋Ｓ4以上となり、上記例を適用すると、Ｐ4≧０.
９μｍとなる。
コンタクト孔４０６とワード線４０４の間で起こるマス
クの合わせずれや、コンタクト孔４０６やワード線４０
４の寸法ばらつきにより、図８に示す様にコンタクト孔
４０６を開孔する際にワード線４０４を踏み外し、Ｓｉ
基板４０１とのショート等が生じる可能性がある。従っ
てそれを防ぐためにワード線４０４のコンタクト部には
合わせ余裕ΔＬをとる必要がある。例えばΔＬはステッ
パの性能等にもよるが、ΔＬ≧０.３μｍ程度とるのが
望ましい。従ってコンタクト孔４０６の形成される部分
ではワード線４０４の幅は（コンタクトの幅ｄ4）＋２
×（合わせ余裕ΔＬ）以上とる必要がある。一方配線ス
ペースＳ4及びコンタクトの幅ｄ4はフォトリソグラフィ
の限界で決まり、例えばＫｒＦエキシマレーザーステッ
パではそれぞれＳ4≧０.３μｍ、ｄ≧０.３μｍぐらい
となる。従ってワード線４０４の配線ピッチＰ4はｄ4＋
ΔＬ＋Ｓ4以上となり、上記例を適用すると、Ｐ4≧０.
９μｍとなる。
【０００４】
【発明が解決しようとする課題】上述した様に従来の半
導体装置では下層と上層の配線をコンタクト孔で接続す
る場合、下層配線のコンタクト部に合わせ余裕ΔＬ×２
だけ幅広くとる必要があり、そのため配線ピッチＰ4は
ｄ4＋ΔＬ＋Ｓ4より小さく（例えば上記例では０.９μ
ｍより小さく）することができず、高集積化が困難とな
る。
導体装置では下層と上層の配線をコンタクト孔で接続す
る場合、下層配線のコンタクト部に合わせ余裕ΔＬ×２
だけ幅広くとる必要があり、そのため配線ピッチＰ4は
ｄ4＋ΔＬ＋Ｓ4より小さく（例えば上記例では０.９μ
ｍより小さく）することができず、高集積化が困難とな
る。
【０００５】本発明は、かかる点に鑑み、下層配線のコ
ンタクト部に合わせ余裕のための幅広い領域をとらなく
ても、下地のＳｉ基板とショートすることなく、コンタ
クト孔を形成することができ、従って配線ピッチを小さ
くすることができ、高集積化することができる半導体装
置及びその製造方法を提供することを目的とする。
ンタクト部に合わせ余裕のための幅広い領域をとらなく
ても、下地のＳｉ基板とショートすることなく、コンタ
クト孔を形成することができ、従って配線ピッチを小さ
くすることができ、高集積化することができる半導体装
置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された素子分離酸化膜と、少なくと
もこの素子分離酸化膜と同一領域内部に設けられた第１
の絶縁膜と、この第１の絶縁膜上に形成された第１の配
線と、この第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の絶縁膜及び前
記第１の配線に至るコンタクト孔と、このコンタクト孔
を介して前記第１の配線に接続された第２の配線とを有
し、前記第１の絶縁膜は前記第２の絶縁膜と異なる膜で
あることを特徴とする。
半導体基板上に形成された素子分離酸化膜と、少なくと
もこの素子分離酸化膜と同一領域内部に設けられた第１
の絶縁膜と、この第１の絶縁膜上に形成された第１の配
線と、この第１の配線上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記第１の絶縁膜及び前
記第１の配線に至るコンタクト孔と、このコンタクト孔
を介して前記第１の配線に接続された第２の配線とを有
し、前記第１の絶縁膜は前記第２の絶縁膜と異なる膜で
あることを特徴とする。
【０００７】また前記第１の絶縁膜は前記コンタクト孔
を形成する時のエッチング速度が前記第２の絶縁膜に対
して１／３以下の遅い膜であることが望ましい。
を形成する時のエッチング速度が前記第２の絶縁膜に対
して１／３以下の遅い膜であることが望ましい。
【０００８】また前記第１の絶縁膜は前記素子分離酸化
膜上に形成されたことを特徴とする。
膜上に形成されたことを特徴とする。
【０００９】さらに前記コンタクト孔の幅は前記第１の
配線における前記コンタクト孔が形成される部分の配線
幅以上であることが望ましい。
配線における前記コンタクト孔が形成される部分の配線
幅以上であることが望ましい。
【００１０】また本発明の半導体装置の製造方法は、半
導体基板上に素子分離酸化膜を形成する工程と、少なく
ともこの素子分離酸化膜と同一領域内部に選択的に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１
の配線を形成する工程と、前記第１の配線上に第２の絶
縁膜を形成する工程と、前記第２の絶縁膜に、前記第１
の絶縁膜及び前記第１の配線に至るコンタクト孔を形成
する工程と、このコンタクト孔を介して前記第１の配線
に接続する第２の配線を形成する工程とを有し、前記第
１の絶縁膜は前記第２の絶縁膜と異なる膜を用いたこと
を特徴とする。
導体基板上に素子分離酸化膜を形成する工程と、少なく
ともこの素子分離酸化膜と同一領域内部に選択的に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１
の配線を形成する工程と、前記第１の配線上に第２の絶
縁膜を形成する工程と、前記第２の絶縁膜に、前記第１
の絶縁膜及び前記第１の配線に至るコンタクト孔を形成
する工程と、このコンタクト孔を介して前記第１の配線
に接続する第２の配線を形成する工程とを有し、前記第
１の絶縁膜は前記第２の絶縁膜と異なる膜を用いたこと
を特徴とする。
【００１１】また前記第１の絶縁膜は前記コンタクト孔
を形成する時のエッチング速度が前記第２の絶縁膜に対
して１／３以下の遅い膜であることが望ましい。
を形成する時のエッチング速度が前記第２の絶縁膜に対
して１／３以下の遅い膜であることが望ましい。
【００１２】また前記第１の絶縁膜を前記素子分離酸化
膜上に選択的に形成することが望ましく、その前記第１
の絶縁膜を形成する工程は、前記素子分離酸化膜上にの
み選択的に導電性膜を堆積する工程と、この導電性膜を
酸化し、前記第１の絶縁膜とする工程を有することが望
ましい。前記導電性膜はＡｌまたはＣｕであることが望
ましい。
膜上に選択的に形成することが望ましく、その前記第１
の絶縁膜を形成する工程は、前記素子分離酸化膜上にの
み選択的に導電性膜を堆積する工程と、この導電性膜を
酸化し、前記第１の絶縁膜とする工程を有することが望
ましい。前記導電性膜はＡｌまたはＣｕであることが望
ましい。
【００１３】さらに前記コンタクト孔の幅は前記第１の
配線における前記コンタクト孔が形成される部分の配線
幅以上であることが望ましい。
配線における前記コンタクト孔が形成される部分の配線
幅以上であることが望ましい。
【００１４】
【作用】本発明は上記の構成により、素子分離酸化膜と
同一領域内部に（例えば、素子分離酸化膜上または素子
分離酸化膜下または素子分離酸化膜中のいずれかに）選
択的に第１の絶縁膜を形成し、前記第１の絶縁膜上でコ
ンタクト孔を形成するため、前記コンタクト孔を形成す
る工程において、たとえ前記第１の配線を踏み外して
も、前記第２の絶縁膜に対し前記第１の絶縁膜は異なる
（望ましくはエッチング速度１／３以下である）ため、
エッチングストッパーとなり、前記コンタクト孔が半導
体基板とショートすることがなくなる。
同一領域内部に（例えば、素子分離酸化膜上または素子
分離酸化膜下または素子分離酸化膜中のいずれかに）選
択的に第１の絶縁膜を形成し、前記第１の絶縁膜上でコ
ンタクト孔を形成するため、前記コンタクト孔を形成す
る工程において、たとえ前記第１の配線を踏み外して
も、前記第２の絶縁膜に対し前記第１の絶縁膜は異なる
（望ましくはエッチング速度１／３以下である）ため、
エッチングストッパーとなり、前記コンタクト孔が半導
体基板とショートすることがなくなる。
【００１５】そのため、前記コンタクト孔形成の際の、
フォトリソグラフィー工程の合わせずれや寸法ばらつ
き、及びオーバーエッチングに対してプロセス余裕度を
向上することができると共に、前記第１の配線のコンタ
クト部を幅広くする必要がなく、前記第１配線の配線ピ
ッチを小さくでき、高集積化することができる。
フォトリソグラフィー工程の合わせずれや寸法ばらつ
き、及びオーバーエッチングに対してプロセス余裕度を
向上することができると共に、前記第１の配線のコンタ
クト部を幅広くする必要がなく、前記第１配線の配線ピ
ッチを小さくでき、高集積化することができる。
【００１６】
（実施例１）図１（ａ）,（ｂ）は本発明の第一の実施
例における多層配線構造を有する半導体装置を示すもの
で、（ａ）はパターン平面図、（ｂ）は上記（ａ）のＸ
−Ｘ’線に沿った断面図である。
例における多層配線構造を有する半導体装置を示すもの
で、（ａ）はパターン平面図、（ｂ）は上記（ａ）のＸ
−Ｘ’線に沿った断面図である。
【００１７】図１において、１０１はＳｉ基板、１０２
は素子分離酸化膜、１０４はＡｌ2Ｏ3膜、１０５はゲー
ト酸化膜、１０６はゲート電極及びそれより延設したワ
ード線、１０７は層間絶縁膜、１０８はコンタクト孔、
１０９は前記コンタクト孔を埋め込むＷプラグ、１１０
はアルミ配線である。
は素子分離酸化膜、１０４はＡｌ2Ｏ3膜、１０５はゲー
ト酸化膜、１０６はゲート電極及びそれより延設したワ
ード線、１０７は層間絶縁膜、１０８はコンタクト孔、
１０９は前記コンタクト孔を埋め込むＷプラグ、１１０
はアルミ配線である。
【００１８】次に本第一の実施例の半導体装置の製造方
法について述べる。まず図２(a)に示す様に、半導体基
板であるＳｉ基板１０１上に例えばＬＯＣＯＳ法により
素子分離酸化膜１０２を形成し、その後この素子分離酸
化膜１０２上にのみ選択的にＡｌ膜１０３を形成する。
この際Ａｌ膜１０３を酸化膜上にのみ選択的堆積し、Ｓ
ｉ基板１０１上に堆積させない方法は、例えば原料にジ
メチルアルミニウムハイドライド（ＤＭＡＨ）を用いた
光ＣＶＤ法などがある。なお詳しくは第３９回日本応用
物理学関連連合講演会予稿集（１９９２年）ｐ７０４，
３０ａ−ＺＨ−７、大内 英樹他、を参照するとよい。
法について述べる。まず図２(a)に示す様に、半導体基
板であるＳｉ基板１０１上に例えばＬＯＣＯＳ法により
素子分離酸化膜１０２を形成し、その後この素子分離酸
化膜１０２上にのみ選択的にＡｌ膜１０３を形成する。
この際Ａｌ膜１０３を酸化膜上にのみ選択的堆積し、Ｓ
ｉ基板１０１上に堆積させない方法は、例えば原料にジ
メチルアルミニウムハイドライド（ＤＭＡＨ）を用いた
光ＣＶＤ法などがある。なお詳しくは第３９回日本応用
物理学関連連合講演会予稿集（１９９２年）ｐ７０４，
３０ａ−ＺＨ−７、大内 英樹他、を参照するとよい。
【００１９】次に図２（ｂ）に示す様に、熱酸化法や陽
極酸化法によりこのＡｌ膜１０３を酸化し、Ａｌ2Ｏ3膜
１０４を形成する。その後ゲート酸化膜１０５、ゲート
電極及びそれより延設されたワード線１０６を形成し、
その上に層間絶縁膜１０７を形成する。この場合層間絶
縁膜１０７は１００ｎｍ程度のＳｉＯ2膜（下層）とＢ
ＰＳＧ膜（上層）の積層構造を用いた。
極酸化法によりこのＡｌ膜１０３を酸化し、Ａｌ2Ｏ3膜
１０４を形成する。その後ゲート酸化膜１０５、ゲート
電極及びそれより延設されたワード線１０６を形成し、
その上に層間絶縁膜１０７を形成する。この場合層間絶
縁膜１０７は１００ｎｍ程度のＳｉＯ2膜（下層）とＢ
ＰＳＧ膜（上層）の積層構造を用いた。
【００２０】次に図２（ｃ）に示す様に、例えばＣＦ4
やＣＨＦ3系のガスを用いたドライエッチング法により
ワード線１０６上にコンタクト孔１０８を形成する。こ
の際コンタクト孔形成のためのドライエッチングのプラ
ズマダメージによるゲート酸化膜破壊等を避けるためコ
ンタクト孔１０８は素子分離酸化膜１０２上のみに形成
しなければならない。従ってフォトリソグラフィー工程
におけるマスクの合わせずれや、寸法ばらつきにより、
コンタクト孔１０８形成の際にワード線１０６を踏み外
すと、素子分離酸化膜１０２上のＡｌ2Ｏ3膜１０４に到
達する。ここでＡｌ2Ｏ3膜のドライエッチング速度はＳ
ｉＯ2膜に対し約１／７以下であるためＡｌ2Ｏ3膜１０
４は層間絶縁膜１０７に対してエッチングストッパーと
なり、Ｓｉ基板１０１には到達せず、Ｓｉ基板１０１と
はショートしない。従ってコンタクト孔幅ｄ1≧ワード
線幅Ｌ1であっても良い。その後図１に示す様に、コン
タクト孔１０８をＷプラグ１０９等で埋め込み、その後
アルミ配線１１０を形成する。
やＣＨＦ3系のガスを用いたドライエッチング法により
ワード線１０６上にコンタクト孔１０８を形成する。こ
の際コンタクト孔形成のためのドライエッチングのプラ
ズマダメージによるゲート酸化膜破壊等を避けるためコ
ンタクト孔１０８は素子分離酸化膜１０２上のみに形成
しなければならない。従ってフォトリソグラフィー工程
におけるマスクの合わせずれや、寸法ばらつきにより、
コンタクト孔１０８形成の際にワード線１０６を踏み外
すと、素子分離酸化膜１０２上のＡｌ2Ｏ3膜１０４に到
達する。ここでＡｌ2Ｏ3膜のドライエッチング速度はＳ
ｉＯ2膜に対し約１／７以下であるためＡｌ2Ｏ3膜１０
４は層間絶縁膜１０７に対してエッチングストッパーと
なり、Ｓｉ基板１０１には到達せず、Ｓｉ基板１０１と
はショートしない。従ってコンタクト孔幅ｄ1≧ワード
線幅Ｌ1であっても良い。その後図１に示す様に、コン
タクト孔１０８をＷプラグ１０９等で埋め込み、その後
アルミ配線１１０を形成する。
【００２１】ここで上記Ａｌ膜１０３は、酸化膜上に選
択的に形成できる金属膜で、さらにはその酸化膜が、そ
の後のコンタクト孔形成のためのドライエッチングの際
に層間絶縁膜１０７（この場合はＳｉＯ2膜やＢＰＳＧ
膜）よりドライエッチング速度が１／３以下の遅い膜で
あれば他の膜でも構わない。例えばＣｕ膜でもよく、原
料にＣｕ（ＨＦＡ）2等を用いたＣＶＤ法により選択的
に酸化膜上のみにＣｕ膜が形成される。詳しくはY.HAZU
KI et.al.，Tungsten and Other Advanced Metals for
VLSI/ULSI Applications Ｖ，ｐ３５１(1990)を参照す
るとよい。またＣｕ2ＯはＳｉＯ2に対しエッチング速度
を１／３以下にすることができる。
択的に形成できる金属膜で、さらにはその酸化膜が、そ
の後のコンタクト孔形成のためのドライエッチングの際
に層間絶縁膜１０７（この場合はＳｉＯ2膜やＢＰＳＧ
膜）よりドライエッチング速度が１／３以下の遅い膜で
あれば他の膜でも構わない。例えばＣｕ膜でもよく、原
料にＣｕ（ＨＦＡ）2等を用いたＣＶＤ法により選択的
に酸化膜上のみにＣｕ膜が形成される。詳しくはY.HAZU
KI et.al.，Tungsten and Other Advanced Metals for
VLSI/ULSI Applications Ｖ，ｐ３５１(1990)を参照す
るとよい。またＣｕ2ＯはＳｉＯ2に対しエッチング速度
を１／３以下にすることができる。
【００２２】また層間絶縁膜１０７よりコンタクト孔ド
ライエッチングの際のエッチング速度の遅い絶縁膜、例
えばＳｉ3Ｎ4等を酸化膜上のみに選択的に堆積できるの
であれば、これをＡｌ膜１０３の代わりに堆積し、酸化
せずにそのままＡｌ2Ｏ3膜１０４の代わりにエッチング
ストッパーとしてもよい。
ライエッチングの際のエッチング速度の遅い絶縁膜、例
えばＳｉ3Ｎ4等を酸化膜上のみに選択的に堆積できるの
であれば、これをＡｌ膜１０３の代わりに堆積し、酸化
せずにそのままＡｌ2Ｏ3膜１０４の代わりにエッチング
ストッパーとしてもよい。
【００２３】上記の様な構成によれば、コンタクト孔１
０８形成の際、ワード線１０６のコンタクト部に合わせ
余裕のための幅広い領域を形成しなくても、コンタクト
孔１０８はＳｉ基板１０１とショートせず、安定なコン
タクトを形成することができ、ワード線１０６の配線ピ
ッチＰ1を小さくすることができ、ＬＳＩの高集積化が
可能となる。
０８形成の際、ワード線１０６のコンタクト部に合わせ
余裕のための幅広い領域を形成しなくても、コンタクト
孔１０８はＳｉ基板１０１とショートせず、安定なコン
タクトを形成することができ、ワード線１０６の配線ピ
ッチＰ1を小さくすることができ、ＬＳＩの高集積化が
可能となる。
【００２４】（実施例２）図３は本発明の第二の実施例
における多層配線構造を有する半導体装置の断面図を示
すものである。
における多層配線構造を有する半導体装置の断面図を示
すものである。
【００２５】図３において、２０１はＳｉ基板、２０２
はパッド酸化膜、２０３はＳｉ3Ｎ4膜、２０５は素子分
離酸化膜、２０６はゲート酸化膜、２０７はゲート電極
及びそれより延設したワード線、２０８は層間絶縁膜、
２０９はコンタクト孔、２１０は前記コンタクト孔を埋
め込むＷプラグ、２１１はアルミ配線である。
はパッド酸化膜、２０３はＳｉ3Ｎ4膜、２０５は素子分
離酸化膜、２０６はゲート酸化膜、２０７はゲート電極
及びそれより延設したワード線、２０８は層間絶縁膜、
２０９はコンタクト孔、２１０は前記コンタクト孔を埋
め込むＷプラグ、２１１はアルミ配線である。
【００２６】次に本第二の実施例の半導体装置の製造方
法について述べる。まず図４（ａ）に示す様に、ドライ
エッチングにより半導体基板であるＳｉ基板２０１上の
素子分離領域に溝を形成する。その後１〜５０ｎｍ程度
のパッド酸化膜２０２と１０〜５００ｎｍ程度のＳｉ3
Ｎ4膜２０３と１００ｎｍ以上の素子分離用のＣＶＤ−
酸化膜２０４をこの順に形成し、前記溝を埋め込む。こ
こでパッド酸化膜２０２はＳｉ3Ｎ4膜２０３によるＳｉ
基板２０１へのストレス緩和や、欠陥発生防止のために
形成してあるが、特に必要ない場合もある。次に全面異
方性エッチバックまたはＣＭＰ（Chemical Mechanical
Polishing）法により酸化膜２０４、Ｓｉ3Ｎ4膜２０
３、パッド酸化膜２０２を除去し、素子分離領域にのみ
残置させる。次に図４（ｂ）に示す様に、ゲート酸化膜
２０６、ゲート電極及びそれより延設されたワード線２
０７を形成し、その上に層間絶縁膜２０８を形成する。
この場合層間絶縁膜２０８は１００ｎｍ程度のＳｉＯ2
膜（下層）とＢＰＳＧ膜（上層）の積層構造を用いた。
法について述べる。まず図４（ａ）に示す様に、ドライ
エッチングにより半導体基板であるＳｉ基板２０１上の
素子分離領域に溝を形成する。その後１〜５０ｎｍ程度
のパッド酸化膜２０２と１０〜５００ｎｍ程度のＳｉ3
Ｎ4膜２０３と１００ｎｍ以上の素子分離用のＣＶＤ−
酸化膜２０４をこの順に形成し、前記溝を埋め込む。こ
こでパッド酸化膜２０２はＳｉ3Ｎ4膜２０３によるＳｉ
基板２０１へのストレス緩和や、欠陥発生防止のために
形成してあるが、特に必要ない場合もある。次に全面異
方性エッチバックまたはＣＭＰ（Chemical Mechanical
Polishing）法により酸化膜２０４、Ｓｉ3Ｎ4膜２０
３、パッド酸化膜２０２を除去し、素子分離領域にのみ
残置させる。次に図４（ｂ）に示す様に、ゲート酸化膜
２０６、ゲート電極及びそれより延設されたワード線２
０７を形成し、その上に層間絶縁膜２０８を形成する。
この場合層間絶縁膜２０８は１００ｎｍ程度のＳｉＯ2
膜（下層）とＢＰＳＧ膜（上層）の積層構造を用いた。
【００２７】次に図４（ｃ）に示す様に、例えばＣＦ4
やＣＨＦ3系のガスを用いたドライエッチング法により
ワード線２０７上にコンタクト孔２０９を形成する。こ
の際、実施例１と同様に、コンタクト孔２０９は素子分
離酸化膜２０５上のみに形成しなければならず、従って
フォトリソグラフィー工程におけるマスクの合わせずれ
や、寸法ばらつきにより、コンタクト孔２０９形成の際
にワード線２０７を踏み外すと、素子分離酸化膜２０５
下のＳｉ3Ｎ4膜２０３に到達する。ここでＳｉ3Ｎ4膜の
ドライエッチング速度はＳｉＯ2膜に対し約１／５以下
であるためＳｉ3Ｎ4膜２０３は層間絶縁膜２０８に対し
てエッチングストッパーとなり、Ｓｉ基板２０１には到
達せず、Ｓｉ基板２０１とはショートしない。従ってコ
ンタクト孔幅ｄ2≧ワード線幅Ｌ2であっても良い。その
後図３に示す様に、コンタクト孔２０９をＷプラグ２１
０等で埋め込み、その後アルミ配線２１１を形成する。
ここで上記Ｓｉ3Ｎ4膜２０３は、その後のコンタクト孔
形成のためのドライエッチングの際に層間絶縁膜２０８
（この場合はＳｉＯ2膜やＢＰＳＧ膜）よりドライエッ
チング速度が１／３以下の遅い膜であれば他の膜でも構
わず、例えばＡｌ2Ｏ3膜等でもよい。
やＣＨＦ3系のガスを用いたドライエッチング法により
ワード線２０７上にコンタクト孔２０９を形成する。こ
の際、実施例１と同様に、コンタクト孔２０９は素子分
離酸化膜２０５上のみに形成しなければならず、従って
フォトリソグラフィー工程におけるマスクの合わせずれ
や、寸法ばらつきにより、コンタクト孔２０９形成の際
にワード線２０７を踏み外すと、素子分離酸化膜２０５
下のＳｉ3Ｎ4膜２０３に到達する。ここでＳｉ3Ｎ4膜の
ドライエッチング速度はＳｉＯ2膜に対し約１／５以下
であるためＳｉ3Ｎ4膜２０３は層間絶縁膜２０８に対し
てエッチングストッパーとなり、Ｓｉ基板２０１には到
達せず、Ｓｉ基板２０１とはショートしない。従ってコ
ンタクト孔幅ｄ2≧ワード線幅Ｌ2であっても良い。その
後図３に示す様に、コンタクト孔２０９をＷプラグ２１
０等で埋め込み、その後アルミ配線２１１を形成する。
ここで上記Ｓｉ3Ｎ4膜２０３は、その後のコンタクト孔
形成のためのドライエッチングの際に層間絶縁膜２０８
（この場合はＳｉＯ2膜やＢＰＳＧ膜）よりドライエッ
チング速度が１／３以下の遅い膜であれば他の膜でも構
わず、例えばＡｌ2Ｏ3膜等でもよい。
【００２８】上記の様な構成によれば、コンタクト孔２
０９形成の際、ワード線２０７のコンタクト部に合わせ
余裕のための幅広い領域を形成しなくても、コンタクト
孔２０９はＳｉ基板２０１とショートせず、安定なコン
タクトを形成することができ、ワード線２０７の配線ピ
ッチを小さくすることができ、ＬＳＩの高集積化が可能
となる。
０９形成の際、ワード線２０７のコンタクト部に合わせ
余裕のための幅広い領域を形成しなくても、コンタクト
孔２０９はＳｉ基板２０１とショートせず、安定なコン
タクトを形成することができ、ワード線２０７の配線ピ
ッチを小さくすることができ、ＬＳＩの高集積化が可能
となる。
【００２９】（実施例３）図５は本発明の第三の実施例
における多層配線構造を有する半導体装置の断面図を示
すものである。
における多層配線構造を有する半導体装置の断面図を示
すものである。
【００３０】図５において、３０１はＳｉ基板、３０２
は素子分離酸化膜、３０６はＡｌ2Ｏ3層、３０７はゲー
ト酸化膜、３０８はゲート電極及びそれより延設したワ
ード線、３０９は層間絶縁膜、３１０はコンタクト孔、
３１１は前記コンタクト孔を埋め込むＷプラグ、３１２
はアルミ配線である。
は素子分離酸化膜、３０６はＡｌ2Ｏ3層、３０７はゲー
ト酸化膜、３０８はゲート電極及びそれより延設したワ
ード線、３０９は層間絶縁膜、３１０はコンタクト孔、
３１１は前記コンタクト孔を埋め込むＷプラグ、３１２
はアルミ配線である。
【００３１】次に本第三の実施例の半導体装置の製造方
法について述べる。まず図６（ａ）に示す様に、半導体
基板上に約１〜１０ｎｍのパッド酸化膜３０３と５０〜
５００ｎｍのＳｉ3Ｎ4膜３０４をこの順に形成し、フォ
トリソグラフィー及びドライエッチングにより、素子分
離領域のパッド酸化膜３０３及びＳｉ3Ｎ4膜３０４を除
去する。その後、熱酸化により素子分離酸化膜３０２を
形成する（ＬＯＣＯＳ法）。次に、前記パッド酸化膜３
０３及びＳｉ3Ｎ4膜３０４を除去せずに、それをマスク
にしてＡｌ+をイオン注入する。この際注入飛程は前記
素子分離酸化膜３０２中になる様にし、さらには前記パ
ッド酸化膜３０３及びＳｉ3Ｎ4膜３０４を突き抜けない
様に設定する必要がある。このようにして素子分離酸化
膜３０２中にＡｌ層３０５を形成する。
法について述べる。まず図６（ａ）に示す様に、半導体
基板上に約１〜１０ｎｍのパッド酸化膜３０３と５０〜
５００ｎｍのＳｉ3Ｎ4膜３０４をこの順に形成し、フォ
トリソグラフィー及びドライエッチングにより、素子分
離領域のパッド酸化膜３０３及びＳｉ3Ｎ4膜３０４を除
去する。その後、熱酸化により素子分離酸化膜３０２を
形成する（ＬＯＣＯＳ法）。次に、前記パッド酸化膜３
０３及びＳｉ3Ｎ4膜３０４を除去せずに、それをマスク
にしてＡｌ+をイオン注入する。この際注入飛程は前記
素子分離酸化膜３０２中になる様にし、さらには前記パ
ッド酸化膜３０３及びＳｉ3Ｎ4膜３０４を突き抜けない
様に設定する必要がある。このようにして素子分離酸化
膜３０２中にＡｌ層３０５を形成する。
【００３２】その後図６（ｂ）に示す様に、再度熱酸化
することにより、Ａｌ層３０５を酸化し、Ａｌ2Ｏ3層３
０６を形成する。その後パッド酸化膜３０３及びＳｉ3
Ｎ4膜３０４を全面除去し、ゲート酸化膜３０７、ゲー
ト電極及びそれより延設されたワード線３０８を形成
し、その上に層間絶縁膜３０９を形成する。この場合層
間絶縁膜３０９は１００ｎｍ程度のＳｉＯ2膜（下層）
とＢＰＳＧ膜（上層）の積層構造を用いた。
することにより、Ａｌ層３０５を酸化し、Ａｌ2Ｏ3層３
０６を形成する。その後パッド酸化膜３０３及びＳｉ3
Ｎ4膜３０４を全面除去し、ゲート酸化膜３０７、ゲー
ト電極及びそれより延設されたワード線３０８を形成
し、その上に層間絶縁膜３０９を形成する。この場合層
間絶縁膜３０９は１００ｎｍ程度のＳｉＯ2膜（下層）
とＢＰＳＧ膜（上層）の積層構造を用いた。
【００３３】次に図６（ｃ）に示す様に、例えばＣＦ4
やＣＨＦ3系のガスを用いたドライエッチング法により
ワード線３０８上にコンタクト孔３１０を形成する。こ
の際、実施例１と同様に、コンタクト孔３１０は素子分
離酸化膜３０２上のみに形成しなければならず、従って
フォトリソグラフィー工程におけるマスクの合わせずれ
や、寸法ばらつきにより、コンタクト孔３１０形成の際
にワード線３０８を踏み外すと、素子分離酸化膜３０２
中のＡｌ2Ｏ3層３０６に到達する。ここでＡｌ2Ｏ3層の
ドライエッチング速度はＳｉＯ2膜に対し約１／７以下
であるためＡｌ2Ｏ3層３０６は層間絶縁膜３０９に対し
てエッチングストッパーとなり、Ｓｉ基板３０１には到
達せず、Ｓｉ基板３０１とはショートしない。従ってコ
ンタクト孔幅ｄ3≧ワード線幅Ｌ3であっても良い。その
後図５に示す様に、コンタクト孔３１０をＷプラグ３１
１等で埋め込み、その後アルミ配線３１２を形成する。
やＣＨＦ3系のガスを用いたドライエッチング法により
ワード線３０８上にコンタクト孔３１０を形成する。こ
の際、実施例１と同様に、コンタクト孔３１０は素子分
離酸化膜３０２上のみに形成しなければならず、従って
フォトリソグラフィー工程におけるマスクの合わせずれ
や、寸法ばらつきにより、コンタクト孔３１０形成の際
にワード線３０８を踏み外すと、素子分離酸化膜３０２
中のＡｌ2Ｏ3層３０６に到達する。ここでＡｌ2Ｏ3層の
ドライエッチング速度はＳｉＯ2膜に対し約１／７以下
であるためＡｌ2Ｏ3層３０６は層間絶縁膜３０９に対し
てエッチングストッパーとなり、Ｓｉ基板３０１には到
達せず、Ｓｉ基板３０１とはショートしない。従ってコ
ンタクト孔幅ｄ3≧ワード線幅Ｌ3であっても良い。その
後図５に示す様に、コンタクト孔３１０をＷプラグ３１
１等で埋め込み、その後アルミ配線３１２を形成する。
【００３４】ここで上記の注入種Ａｌ+は、その酸化膜
がその後のコンタクト孔形成のためのドライエッチング
の際に層間絶縁膜３０９（この場合はＳｉＯ2膜やＢＰ
ＳＧ膜）よりドライエッチング速度が１／３以下の遅い
膜であれば他の膜でも構わない。
がその後のコンタクト孔形成のためのドライエッチング
の際に層間絶縁膜３０９（この場合はＳｉＯ2膜やＢＰ
ＳＧ膜）よりドライエッチング速度が１／３以下の遅い
膜であれば他の膜でも構わない。
【００３５】上記の様な構成によれば、コンタクト孔３
１０形成の際、ワード線３０８のコンタクト部に合わせ
余裕のための幅広い領域を形成しなくても、コンタクト
孔３１０はＳｉ基板３０１とショートせず、安定なコン
タクトを形成することができ、ワード線３０８の配線ピ
ッチを小さくすることができ、ＬＳＩの高集積化が可能
となる。
１０形成の際、ワード線３０８のコンタクト部に合わせ
余裕のための幅広い領域を形成しなくても、コンタクト
孔３１０はＳｉ基板３０１とショートせず、安定なコン
タクトを形成することができ、ワード線３０８の配線ピ
ッチを小さくすることができ、ＬＳＩの高集積化が可能
となる。
【００３６】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、素子分離酸化膜と同一領域内部に（例えば
素子分離酸化膜上または素子分離酸化膜下または素子分
離酸化膜中のいずれかに）選択的にエッチングストッパ
ーとなる絶縁膜を形成しているため、素子分離酸化膜上
の下層配線上にコンタクト孔を形成する際に、前記下層
配線のコンタクト部の幅がコンタクト孔の幅以下であ
り、前記配線を踏み外しても、前記絶縁膜でエッチング
が止まるため、前記コンタクト孔が半導体基板とショー
トすることがなく、従って前記下層配線のコンタクト部
に合わせ余裕のための幅広い領域を設ける必要がなく、
配線ピッチを小さくすることができ、高集積化すること
ができる。
置によれば、素子分離酸化膜と同一領域内部に（例えば
素子分離酸化膜上または素子分離酸化膜下または素子分
離酸化膜中のいずれかに）選択的にエッチングストッパ
ーとなる絶縁膜を形成しているため、素子分離酸化膜上
の下層配線上にコンタクト孔を形成する際に、前記下層
配線のコンタクト部の幅がコンタクト孔の幅以下であ
り、前記配線を踏み外しても、前記絶縁膜でエッチング
が止まるため、前記コンタクト孔が半導体基板とショー
トすることがなく、従って前記下層配線のコンタクト部
に合わせ余裕のための幅広い領域を設ける必要がなく、
配線ピッチを小さくすることができ、高集積化すること
ができる。
【００３７】また本発明の半導体装置の製造方法によれ
ば、素子分離酸化膜と同一領域内部に（例えば素子分離
酸化膜上または素子分離酸化膜下または素子分離酸化膜
中のいずれかに）選択的にエッチングストッパーとなる
絶縁膜を形成することができるため、素子分離酸化膜の
上方にある配線上にコンタクト孔を形成する際に、フォ
トリソグラフィー工程における合わせずれや寸法ばらつ
きにより、前記配線を踏み外しても、前記絶縁膜でエッ
チングが止まるため、前記コンタクト孔が半導体基板と
ショートすることがなく、従ってフォトリソグラフィー
工程の合わせずれや寸法ばらつき、及びオーバーエッチ
ングに対してプロセス余裕度が増大すると共に、コンタ
クトが形成される部分において前記配線を幅広くする必
要がなく、配線ピッチを小さくすることができ、高集積
化することができる。
ば、素子分離酸化膜と同一領域内部に（例えば素子分離
酸化膜上または素子分離酸化膜下または素子分離酸化膜
中のいずれかに）選択的にエッチングストッパーとなる
絶縁膜を形成することができるため、素子分離酸化膜の
上方にある配線上にコンタクト孔を形成する際に、フォ
トリソグラフィー工程における合わせずれや寸法ばらつ
きにより、前記配線を踏み外しても、前記絶縁膜でエッ
チングが止まるため、前記コンタクト孔が半導体基板と
ショートすることがなく、従ってフォトリソグラフィー
工程の合わせずれや寸法ばらつき、及びオーバーエッチ
ングに対してプロセス余裕度が増大すると共に、コンタ
クトが形成される部分において前記配線を幅広くする必
要がなく、配線ピッチを小さくすることができ、高集積
化することができる。
【図１】（ａ）は本発明の第１の実施例における半導体
装置のパターン平面図 （ｂ）は同実施例における半導体装置のＸ−Ｘ’断面図
装置のパターン平面図 （ｂ）は同実施例における半導体装置のＸ−Ｘ’断面図
【図２】本発明の第１の実施例における製造工程断面図
【図３】本発明の第２の実施例における半導体装置の断
面図
面図
【図４】同実施例における製造工程断面図
【図５】本発明の第３の実施例における半導体装置の断
面図
面図
【図６】同実施例における製造工程断面図
【図７】（ａ）は従来例における半導体装置のパターン
平面図 （ｂ）は従来例における半導体装置のＹ−Ｙ’断面図
平面図 （ｂ）は従来例における半導体装置のＹ−Ｙ’断面図
【図８】従来例における半導体装置の製造工程の断面図
１０１ Ｓｉ基板 １０２ 素子分離酸化膜 １０３ Ａｌ膜 １０４ Ａｌ2Ｏ3膜 １０５ ゲート酸化膜 １０６ ゲート電極及びワード線 １０７ 層間絶縁膜 １０８ コンタクト孔 １０９ Ｗプラグ １１０ Ａｌ配線 ２０１ Ｓｉ基板 ２０２ パッド酸化膜 ２０３ Ｓｉ3Ｎ4膜 ２０４ 酸化膜 ２０５ 素子分離酸化膜 ２０６ ゲート酸化膜 ２０７ ゲート電極及びワード線 ２０８ 層間絶縁膜 ２０９ コンタクト孔 ２１０ Ｗプラグ ２１１ Ａｌ配線 ３０１ Ｓｉ基板 ３０２ 素子分離酸化膜 ３０３ パッド酸化膜 ３０４ Ｓｉ3Ｎ4膜 ３０５ Ａｌ注入層 ３０６ Ａｌ2Ｏ3膜 ３０７ ゲート酸化膜 ３０８ ゲート電極及びワード線 ３０９ 層間絶縁膜 ３１０ コンタクト孔 ３１１ Ｗプラグ ３１２ Ａｌ配線
Claims (11)
- 【請求項１】半導体基板上に形成された素子分離酸化膜
と、 少なくともこの素子分離酸化膜と同一領域内部に設けら
れた第１の絶縁膜と、 この第１の絶縁膜上に形成された第１の配線と、 この第１の配線上に形成された第２の絶縁膜と、 前記第２の絶縁膜に形成され、前記第１の絶縁膜及び前
記第１の配線に至るコンタクト孔と、 このコンタクト孔を介して前記第１の配線に接続された
第２の配線とを有し、 前記第１の絶縁膜は前記第２の絶縁膜と異なる膜である
ことを特徴とする半導体装置。 - 【請求項２】前記第１の絶縁膜は前記コンタクト孔を形
成する時のエッチング速度が前記第２の絶縁膜に対して
１／３以下の遅い膜であることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】前記第１の絶縁膜は前記素子分離酸化膜上
に形成されたことを特徴とする請求項１記載の半導体装
置。 - 【請求項４】前記コンタクト孔の幅は前記第１の配線に
おける前記コンタクト孔が形成される部分の配線幅以上
であることを特徴とする請求項１記載の半導体装置。 - 【請求項５】前記第１の配線はＭＯＳＦＥＴのゲート電
極から延設されたものであることを特徴とする請求項１
記載の半導体装置。 - 【請求項６】半導体基板上に素子分離酸化膜を形成する
工程と、 少なくともこの素子分離酸化膜と同一領域内部に選択的
に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第１の配線を形成する工程と、 前記第１の配線上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜に、前記第１の絶縁膜及び前記第１の
配線に至るコンタクト孔を形成する工程と、 このコンタクト孔を介して前記第１の配線に接続する第
２の配線を形成する工程とを有し、 前記第１の絶縁膜は前記第２の絶縁膜と異なる膜を用い
たことを特徴とする半導体装置の製造方法。 - 【請求項７】前記第１の絶縁膜は前記コンタクト孔を形
成する時のエッチング速度が前記第２の絶縁膜に対して
１／３以下の遅い膜であることを特徴とする請求項６記
載の半導体装置の製造方法。 - 【請求項８】前記第１の絶縁膜を前記素子分離酸化膜上
に選択的に形成することを特徴とする請求項６記載の半
導体装置の製造方法。 - 【請求項９】前記第１の絶縁膜を形成する工程は、 前記素子分離酸化膜上にのみ選択的に導電性膜を堆積す
る工程と、 この導電性膜を酸化し、前記第１の絶縁膜とする工程と
を有することを特徴とする請求項８記載の半導体装置の
製造方法。 - 【請求項１０】前記導電性膜はＡｌまたはＣｕであるこ
とを特徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１１】前記コンタクト孔の幅は前記第１の配線
における前記コンタクト孔が形成される部分の配線幅以
上であることを特徴とする請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279746A JPH07135249A (ja) | 1993-11-09 | 1993-11-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279746A JPH07135249A (ja) | 1993-11-09 | 1993-11-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135249A true JPH07135249A (ja) | 1995-05-23 |
Family
ID=17615329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5279746A Pending JPH07135249A (ja) | 1993-11-09 | 1993-11-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135249A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289967A (ja) * | 2001-03-28 | 2002-10-04 | Rohm Co Ltd | 面発光型半導体レーザおよびその製法 |
| JP2021532594A (ja) * | 2018-07-27 | 2021-11-25 | 無錫華潤上華科技有限公司Csmc Technologies Fab2 Co., Ltd. | 半導体デバイス及びその製造方法 |
-
1993
- 1993-11-09 JP JP5279746A patent/JPH07135249A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289967A (ja) * | 2001-03-28 | 2002-10-04 | Rohm Co Ltd | 面発光型半導体レーザおよびその製法 |
| JP2021532594A (ja) * | 2018-07-27 | 2021-11-25 | 無錫華潤上華科技有限公司Csmc Technologies Fab2 Co., Ltd. | 半導体デバイス及びその製造方法 |
| US11588049B2 (en) | 2018-07-27 | 2023-02-21 | Csmc Technologies Fab2 Co., Ltd. | Semiconductor device and method for manufacturing same |
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