JPH07141260A - 高速記憶装置読みだし方式及び装置 - Google Patents

Abstract

(57)【要約】 【目的】中央処理装置が記憶装置からデータを読み出す
時間を改善する。 【構成】中央処理装置と記憶装置制御回路と複数の記憶
装置及び記憶装置と対をなす補助記憶装置からなり、中
央処理装置が記憶装置に対してアクセスを行い、記憶装
置が出力したデータを補助記憶装置に格納する。中央処
理装置が補助記憶装置からデータを読み出すと同時に記
憶装置制御回路は次のアドレスを予測し記憶装置へのア
クセスを開始する。中央処理装置が次の記憶装置へのア
クセスを開始すると、記憶装置制御回路は予測したアド
レスと中央処理装置の指示したアドレスを比較する。同
じであれば記憶装置の出力するデータを補助記憶装置に
格納し、中央処理装置は補助記憶装置から順次データを
読み出す。この様にして、中央処理装置が記憶装置から
データを読み出す時間を改善することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置と記憶装
置を有する装置に関するものである。

【０００２】

【従来の技術】中央処理装置が記憶装置からデータを読
み出すための時間を短縮する従来の方式においては、中
央処理装置が記憶装置からデータ順次読み出す事を前提
として、複数の記憶装置が中央処理装置の指示するアド
レスを同時に解読する事によりデータの読み出し時間を
短縮する事ができた。第２図は従来方式の実施例であ
る。第２図においては中央処理装置（１）の指示するア
ドレス（１１）を記憶装置（３〜６）に入力することに
より、３〜６は同時に１１の解読を行う。記憶装置制御
回路（２１）は３〜６の解読が終了するのを待ち合せた
後、データ選択回路（２２）を用いて３〜６から読取ら
れたデータ（１６〜１９）を順次１のデータ（２０）を
介して１に出力する。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
方式では、中央処理装置に依存する１回の連続した記憶
装置からの読み出し毎に処理が行われるため、中央処理
装置の指示するアドレスを解読した後、記憶装置は中央
処理装置がデータを読込む時間と中央処理装置が次に記
憶装置へアドレスを指示するまでの時間に、アドレスの
解読を行えないという問題があった。

【０００４】

【課題を解決するための手段】本発明は、このような問
題を解決するために、中央処理装置が記憶装置に指示す
るアドレスの解読が完了した後に、読み出されたデータ
を補助記憶装置に記録し、補助記憶装置から中央処理装
置へ順次データを供給すると同時に、中央処理装置が次
に指示するアドレスを連続するものとして予測し、記憶
装置に予測したアドレスを解読させる。次に中央処理装
置が記憶装置からデータを読み出す場合、予測したアド
レスと指定されたアドレスが一致しなければ、正しいア
ドレスを記憶装置に供給する。この方式でアドレスを記
憶装置に供給しつづけた時間が記憶装置に依存するアド
レスを解読する時間以上となるように、中央処理装置の
読み出し時間を最適に制御する。

【０００５】

【作用】本発明に従えば、予測したアドレスと中央処理
装置が指示したアドレスが一致した場合、中央処理装置
が補助記憶装置からデータを読込む時間と次に中央処理
装置が記憶装置へアドレスを指示するまでの時間をアド
レスの解読の時間とできる。これにより、中央処理装置
が記憶装置からデータを読み出す時間のうち、大きな時
間を占めるアドレスの解読時間を短縮できる。

【０００６】

【実施例】第１図は、実施例の構成を示すブロック図で
ある。中央処理装置（１）と記憶装置制御回路（２）と
記憶装置（３〜６）と補助記憶装置（７〜１０）で構成
されている。１は所要するアドレス（１１）で２を介し
て３〜６をアクセスする。３〜６から読取られたデータ
（１６〜１９）は２の補助記憶装置制御信号（１４）に
よって７〜１０に格納される。１は２からでる出力制御
信号（１５）により、７〜１０より出力されたデータ
（２０）を順番に読取る。また、２は１４によって１６
〜１９を７〜１０に格納すると、つぎの１１を予測して
アドレス（１２）を出し３〜６にアクセスする。１は２
０を全て読取ると再び２を介して３〜６をアクセスす
る。この時２は３〜６に対して出力している１２と１１
を比較し同じであることを確認する。同じであれば２が
１２を出力した時間から、また異なれば１１を１２に新
たに出力した時間から、３〜６のアドレス解読時間を経
過した後に１６〜１９を７〜１０に格納する。そして再
び次の１１を予測して１２を出力する。１は、７〜１０
より出力された２０を読取る。以後は以上の手順を繰返
す。その結果、１の読み出し時間の短縮が図れる。

【０００７】

【発明の効果】以上詳述したように本発明によれば、ア
ドレスの解読時間を短縮できるためアドレスの解読が遅
い記憶装置を用いても中央処理装置が記億装置よりデー
タを高速に読み出すことができる。これにより中央処理
装置と記憶装置を有する装置の処理能力の向上が図れ
る。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成を示すブロック図で
ある。第２図は、第１図の２の詳細を示したものであ
る。第３図は、第１図の記憶装置アクセスのタイムチャ
ートを示す図である。第４図は、従来の実施例を示す。
第５図は、従来の記憶装置アクセスのタイムチャートを
示す図である。 １…中央処理装置、２…記憶装置制御回路、３〜６…記
憶装置、７〜１０補助記憶装置、１１…中央処理装置の
アドレス、１２…記憶装置のアドレス、１３…記憶装置
制御信号、１４…補助記憶装置制御信号、１５…出力制
御信号、１６〜１９…記憶装置出力データ、２０…中央
処理装置データ、２１…記憶装置制御回路、２２…デー
タ選択回路、２３…出力制御信号、２４…データ選択信
号

【手続補正書】

【提出日】平成６年６月８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】誓誓

【補正内容】

【図面の簡単な説明】

【第１図】 本発明の一実施例の構成を示すブロック図で
ある。

【第２図】 従来の実施例を示す。

【符号の説明】 １…中央処理装置、２…記憶装置制御回路、３〜６…記
憶装置、７〜１０補助記憶装置、１１…中央処理装置の
アドレス、１２…記憶装置のアドレス、１３…記憶装置
制御信号、１４…補助記憶装置制御信号、１５…出力制
御信号、１６〜１９…記憶装置出力データ、２０…中央
処理装置データ、２１…記憶装置制御回路、２２…デー
タ選択回路、２３…出力制御信号、２４…データ選択信
号

Claims (1)

【特許請求の範囲】
1. 【請求項】 中央処理装置と記憶装置を有する回路にお
   いて、前記中央処理装置が指示するアドレスを予め予測
   して前記記憶装置を動作させる方式により、 前記中央処理装置が前記記憶装置に蓄積されたデータを
   高速に読み出せることを特徴とする装置。