JPH07183382A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JPH07183382A JPH07183382A JP6301657A JP30165794A JPH07183382A JP H07183382 A JPH07183382 A JP H07183382A JP 6301657 A JP6301657 A JP 6301657A JP 30165794 A JP30165794 A JP 30165794A JP H07183382 A JPH07183382 A JP H07183382A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01318—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
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- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/425—Barrier, adhesion or liner layers
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/927—Electromigration resistant metallization
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 アルミニウムーニッケルークロム（Ａｌ−Ｎ
ｉ−Ｃｒ）層（３４）が半導体デバイスの相互接続（３
１）として使用されるものである。 【構成】 Ａｌ−Ｎｉ−Ｃｒ（３４）は約０．１ー０．
５重量百分率のニッケルおよび約０．０２ー０．１重量
百分率のクロムを有する。通常、ニッケルまたはクロム
の濃度は０．５重量百分率より小さい。層（３４）はエ
レクトロマイグレーションおよび腐食に対し抵抗力を有
する。ニッケルおよびクロムが低濃度であるため、この
層（３４）はアルミニウムをベースとした多くの層と同
様に蒸着およびパターン化することができる。
ｉ−Ｃｒ）層（３４）が半導体デバイスの相互接続（３
１）として使用されるものである。 【構成】 Ａｌ−Ｎｉ−Ｃｒ（３４）は約０．１ー０．
５重量百分率のニッケルおよび約０．０２ー０．１重量
百分率のクロムを有する。通常、ニッケルまたはクロム
の濃度は０．５重量百分率より小さい。層（３４）はエ
レクトロマイグレーションおよび腐食に対し抵抗力を有
する。ニッケルおよびクロムが低濃度であるため、この
層（３４）はアルミニウムをベースとした多くの層と同
様に蒸着およびパターン化することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスに関し、
特に半導体デバイスの導電層に関する。
特に半導体デバイスの導電層に関する。
【０００２】
【従来の技術】アルミニウムは半導体デバイスの相互接
続（ｉｎｔｅｒｃｏｎｎｅｃｔ）に広く使用されてい
る。しかしアルミニウムはデバイス故障に至る多くの問
題に影響されやすいことが判明している。半導体デバイ
ス内の部品サイズが小さくなると、部品密度（集積回路
中の基板領域あたりの部品数）は通常高くなる。高部品
密度は、デバイス動作時に導電層に高電流密度を通常引
き起こす。この高い電流密度は、デバイスの電流密度お
よび温度の関数であって、電流に起因する質量移動（ｃ
ｕｒｒｅｎｔ−ｉｎｄｕｃｅｓ ｍａｓｓ ｔｒａｎｓ
ｐｏｒｔ）であるエレクトロマイグレーション（ｅｌｅ
ｃｔｒｏｍｉｇｒａｔｉｏｎ）を発生させ、デバイス故
障を一般的に増加させる。純粋のアルミニウムはエレク
トロマイグレーションの問題を有する。エレクトロマイ
グレーションに加え、アルミニウムの腐蝕が問題とな
り、これは通常塩素を含んだ化学品を使用するドライエ
ッチング段階の直後にアルミニウム層を空気露出するよ
うな、水を包含した環境にアルミニウムを塩素露出する
ことによって引き起こされる。
続（ｉｎｔｅｒｃｏｎｎｅｃｔ）に広く使用されてい
る。しかしアルミニウムはデバイス故障に至る多くの問
題に影響されやすいことが判明している。半導体デバイ
ス内の部品サイズが小さくなると、部品密度（集積回路
中の基板領域あたりの部品数）は通常高くなる。高部品
密度は、デバイス動作時に導電層に高電流密度を通常引
き起こす。この高い電流密度は、デバイスの電流密度お
よび温度の関数であって、電流に起因する質量移動（ｃ
ｕｒｒｅｎｔ−ｉｎｄｕｃｅｓ ｍａｓｓ ｔｒａｎｓ
ｐｏｒｔ）であるエレクトロマイグレーション（ｅｌｅ
ｃｔｒｏｍｉｇｒａｔｉｏｎ）を発生させ、デバイス故
障を一般的に増加させる。純粋のアルミニウムはエレク
トロマイグレーションの問題を有する。エレクトロマイ
グレーションに加え、アルミニウムの腐蝕が問題とな
り、これは通常塩素を含んだ化学品を使用するドライエ
ッチング段階の直後にアルミニウム層を空気露出するよ
うな、水を包含した環境にアルミニウムを塩素露出する
ことによって引き起こされる。
【０００３】上記に述べられた問題を解決するため、シ
リコン（Ｓｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）あるい
はクロム（Ｃｒ）のような元素をアルミニウムに加え、
合金を形成してきた。実際にはこれらの合金は、先に述
べた問題の全てを解決することはできず、別の問題を引
き起こす。エレクトロマイグレーションは、所定の電流
密度および温度に対する平均故障時間（ＭＴＴＦ）の時
間で通常測定される。１平方センチメータあたり約４×
１０6 アンペアの電流密度かつ摂氏約１７５度の温度に
おいて、Ａｌ−Ｃｒ のＭＴＴＦは約８３０時間である
と報告されており、Ａｌ−Ｎｉ のＭＴＴＦはたった約
３００時間であると報告されている。
リコン（Ｓｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）あるい
はクロム（Ｃｒ）のような元素をアルミニウムに加え、
合金を形成してきた。実際にはこれらの合金は、先に述
べた問題の全てを解決することはできず、別の問題を引
き起こす。エレクトロマイグレーションは、所定の電流
密度および温度に対する平均故障時間（ＭＴＴＦ）の時
間で通常測定される。１平方センチメータあたり約４×
１０6 アンペアの電流密度かつ摂氏約１７５度の温度に
おいて、Ａｌ−Ｃｒ のＭＴＴＦは約８３０時間である
と報告されており、Ａｌ−Ｎｉ のＭＴＴＦはたった約
３００時間であると報告されている。
【０００４】
【解決すべき課題】さらに、多くのアルミニウム合金は
アルミニウムと同様にはエッチングすることができず、
シリコン酸化物のような半導体デバイスの他の部分を侵
食する攻撃的な工程状態が要求される。従って、新しい
工程段階の開発が必要とされる。さらに、アルミニウム
合金のいくつかの元素の濃度が高すぎると、導電層の抵
抗も高くなりすぎる。
アルミニウムと同様にはエッチングすることができず、
シリコン酸化物のような半導体デバイスの他の部分を侵
食する攻撃的な工程状態が要求される。従って、新しい
工程段階の開発が必要とされる。さらに、アルミニウム
合金のいくつかの元素の濃度が高すぎると、導電層の抵
抗も高くなりすぎる。
【０００５】
【課題を解決するための手段】本発明は、半導体基板お
よび前記基板上の導電層からなる半導体デバイスであっ
て、前記導電層はアルミニウム、ニッケルおよびクロム
を包含する。
よび前記基板上の導電層からなる半導体デバイスであっ
て、前記導電層はアルミニウム、ニッケルおよびクロム
を包含する。
【０００６】本発明の他の特徴および利点は、添付の図
面および次の実施例から明らかにされる。
面および次の実施例から明らかにされる。
【０００７】
【実施例】アルミニウム−ニッケル−銅（Ａｌ−Ｎｉ−
Ｃｒ）合金層が相互接続または相互接続の一部として使
用される。このＡｌ−Ｎｉ−Ｃｒ合金層はニッケルおよ
びクロムの含有量は比較的少ない。それゆえ、このＡｌ
−Ｎｉ−Ｃｒ合金層は、相互接続にも使用される従来の
アルミニウムをベースとした層と同様に蒸着やエッチン
グすることができる。このＡｌ−Ｎｉ−Ｃｒ合金層は、
エレクトロマイグレーションや腐蝕が起こりにくく、又
多くの利点を有する。このＡｌ−Ｎｉ−Ｃｒ合金層の使
用と利点は以下に述べる実施例でよく理解される。 Ａｌ−Ｎｉ−Ｃｒ層を包含するデバイス 図１は、シリコン基板１０の一部の断面図である。ドー
プ領域１１はソース／ドレイン領域として働き、基板１
０の主要面に隣接して位置する。ドープ領域１１に隣接
するものはフィールド隔離領域１２である。ドープ領域
とドープ領域の間にチャネル領域１６がある。ゲート絶
縁層１３はチャネル領域１６上およびドープ領域１１の
一部上に位置し、ゲート電極１４はゲート絶縁層１３上
に位置する。ゲート電極１４は、アモルファスシリコ
ン、多結晶シリコン（ポリシリコン）および／または耐
熱材金属ケイ化物のようなシリコン含有材を通常包含す
る。スペーサ１５はドープ領域１１上に位置し、ゲート
絶縁層１３およびゲート電極１４の側面に隣接する。こ
こまでの工程でデバイスを形成するために使用される工
程段階は在来のものである。
Ｃｒ）合金層が相互接続または相互接続の一部として使
用される。このＡｌ−Ｎｉ−Ｃｒ合金層はニッケルおよ
びクロムの含有量は比較的少ない。それゆえ、このＡｌ
−Ｎｉ−Ｃｒ合金層は、相互接続にも使用される従来の
アルミニウムをベースとした層と同様に蒸着やエッチン
グすることができる。このＡｌ−Ｎｉ−Ｃｒ合金層は、
エレクトロマイグレーションや腐蝕が起こりにくく、又
多くの利点を有する。このＡｌ−Ｎｉ−Ｃｒ合金層の使
用と利点は以下に述べる実施例でよく理解される。 Ａｌ−Ｎｉ−Ｃｒ層を包含するデバイス 図１は、シリコン基板１０の一部の断面図である。ドー
プ領域１１はソース／ドレイン領域として働き、基板１
０の主要面に隣接して位置する。ドープ領域１１に隣接
するものはフィールド隔離領域１２である。ドープ領域
とドープ領域の間にチャネル領域１６がある。ゲート絶
縁層１３はチャネル領域１６上およびドープ領域１１の
一部上に位置し、ゲート電極１４はゲート絶縁層１３上
に位置する。ゲート電極１４は、アモルファスシリコ
ン、多結晶シリコン（ポリシリコン）および／または耐
熱材金属ケイ化物のようなシリコン含有材を通常包含す
る。スペーサ１５はドープ領域１１上に位置し、ゲート
絶縁層１３およびゲート電極１４の側面に隣接する。こ
こまでの工程でデバイスを形成するために使用される工
程段階は在来のものである。
【０００８】第１隔離層２１は、図２に示すように基板
１０の上に形成される。第１マスキング層（図示せず）
は第１隔離層の上に形成される。第１隔離層２１は、ド
ープ領域１１およびゲート電極１４の一部分を露出する
ために接続開口部を形成するようにパターン化される。
開口部の幅は通常約０．６から１．０ミクロン幅である
が、他の幅としてもよい。他の接続開口部（図示せず）
はデバイスの他の部分に形成される。第１マスキング層
は接続開口部が形成されてから除去される。
１０の上に形成される。第１マスキング層（図示せず）
は第１隔離層の上に形成される。第１隔離層２１は、ド
ープ領域１１およびゲート電極１４の一部分を露出する
ために接続開口部を形成するようにパターン化される。
開口部の幅は通常約０．６から１．０ミクロン幅である
が、他の幅としてもよい。他の接続開口部（図示せず）
はデバイスの他の部分に形成される。第１マスキング層
は接続開口部が形成されてから除去される。
【０００９】接続プラグ２２は、図２に示すように接続
開口部内に形成される。第１障壁／接着層２３は、第１
隔離層２１の上および接続開口部内に蒸着される。第１
障壁／接着層２３は、接着層として働く約２００オング
ストロームの厚みのチタンおよび障壁層として働く約６
００オングストロームのチタン窒化物（ＴｉＮ）層を含
む。第１タングステン層２４は接続開口部を充填するた
めに十分な厚みで一様に蒸着される。第１隔離層２１上
の第１障壁／接着層２３および第１タングステン層２４
の一部は従来のエッチング段階を使用して除去され、そ
れによって接続プラグ２２が形成される。
開口部内に形成される。第１障壁／接着層２３は、第１
隔離層２１の上および接続開口部内に蒸着される。第１
障壁／接着層２３は、接着層として働く約２００オング
ストロームの厚みのチタンおよび障壁層として働く約６
００オングストロームのチタン窒化物（ＴｉＮ）層を含
む。第１タングステン層２４は接続開口部を充填するた
めに十分な厚みで一様に蒸着される。第１隔離層２１上
の第１障壁／接着層２３および第１タングステン層２４
の一部は従来のエッチング段階を使用して除去され、そ
れによって接続プラグ２２が形成される。
【００１０】第１相互接続材３１は、図３に示すように
第１隔離層２１上に形成される。第１相互接続材３１
は、４つの導電層を連続的にスパッタ蒸着することによ
って形成され、この第１相互接続材３１を形成するため
にこれらの層をパターン化する。最初の２層は第２障壁
／接着層３３を形成し、それはＴｉＮ 層が約４００オ
ングストロームの厚みであることを除くと第１障壁／接
着層２３と同様である。第３導電層３４は、重量百分率
約０．１〜０．５のニッケル、重量百分率約０．０２〜
０．１のクロムおよび差引残余のアルミニウムを通常有
するアルミニウム−ニッケル−クロム（Ａｌ−Ｎｉ−Ｃ
ｒ）合金を包含する。第３導電層３４は約６０００オン
グストロームの厚みである。他の実施例では、第２障壁
／接着層３３のＴｉＮ層は約４００ないし８００オング
ストロームの間の厚みであり、第３導電層３４は通常１
０００ないし１５， ０００オングストロームの間の厚
みを有する。第４導電層は、約２５０オングストローム
の厚みのＴｉＮ層である第１反射防止膜（Ａｎｔｉｒｅ
ｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ ）３５である。
第１隔離層２１上に形成される。第１相互接続材３１
は、４つの導電層を連続的にスパッタ蒸着することによ
って形成され、この第１相互接続材３１を形成するため
にこれらの層をパターン化する。最初の２層は第２障壁
／接着層３３を形成し、それはＴｉＮ 層が約４００オ
ングストロームの厚みであることを除くと第１障壁／接
着層２３と同様である。第３導電層３４は、重量百分率
約０．１〜０．５のニッケル、重量百分率約０．０２〜
０．１のクロムおよび差引残余のアルミニウムを通常有
するアルミニウム−ニッケル−クロム（Ａｌ−Ｎｉ−Ｃ
ｒ）合金を包含する。第３導電層３４は約６０００オン
グストロームの厚みである。他の実施例では、第２障壁
／接着層３３のＴｉＮ層は約４００ないし８００オング
ストロームの間の厚みであり、第３導電層３４は通常１
０００ないし１５， ０００オングストロームの間の厚
みを有する。第４導電層は、約２５０オングストローム
の厚みのＴｉＮ層である第１反射防止膜（Ａｎｔｉｒｅ
ｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ ）３５である。
【００１１】第２マスキング層（図示せず）が第１反射
防止膜３５上に形成される。層３３ないし３５は、第１
相互接続材３１を形成するための単一のエッチング段階
の間エッチングされる。他の第１相互接続材（図示せ
ず）も形成される。このエッチング段階は、塩素分子
（Ｃｌ2）、ホウ素三塩化物（ＢＣｌ3）などの少なくと
も塩素含有ガスの１つを使用して実行される。窒素、ヘ
リウムなどの希釈ガスも使用されうる。第１相互接続材
３１の幅は約０．９ミクロンである。通常、第１相互接
続材３１の幅は約０．５ないし１．５ミクロンの間であ
る。第１相互接続材３１の長さは事実上いくらでもよい
が、通常は幅よりも長い。次に第２マスキング層が除去
される。
防止膜３５上に形成される。層３３ないし３５は、第１
相互接続材３１を形成するための単一のエッチング段階
の間エッチングされる。他の第１相互接続材（図示せ
ず）も形成される。このエッチング段階は、塩素分子
（Ｃｌ2）、ホウ素三塩化物（ＢＣｌ3）などの少なくと
も塩素含有ガスの１つを使用して実行される。窒素、ヘ
リウムなどの希釈ガスも使用されうる。第１相互接続材
３１の幅は約０．９ミクロンである。通常、第１相互接
続材３１の幅は約０．５ないし１．５ミクロンの間であ
る。第１相互接続材３１の長さは事実上いくらでもよい
が、通常は幅よりも長い。次に第２マスキング層が除去
される。
【００１２】第１相互接続材３１は、摂氏約３９０度で
約３０分間、窒素および水素を含んだ環境でアニールさ
れる。他の実施例では、温度は摂氏約３５０度ないし４
５０度の間、時間は１０ないし１００分の間、環境は水
素、窒素、ヘリウムまたはアルゴンのみであるか、また
はこれらのガスの組み合わせを含むものである。
約３０分間、窒素および水素を含んだ環境でアニールさ
れる。他の実施例では、温度は摂氏約３５０度ないし４
５０度の間、時間は１０ないし１００分の間、環境は水
素、窒素、ヘリウムまたはアルゴンのみであるか、また
はこれらのガスの組み合わせを含むものである。
【００１３】第２隔離層４１、バイア開口部（ｖｉａ
ｏｐｅｎｉｎｇ）およびバイアプラグ（ｖｉａ ｐｌｕ
ｇ）４２が、図４に示すように第１隔離層２１および第
１相互接続材３１上に形成される。バイア開口部および
バイアプラグ４２は、接続開口部および接続プラグ２２
とそれぞれ同様に形成される。バイアプラグ４２は、第
１障壁／接着層２３および第１タングステン層２４とそ
れぞれ類似の第３障壁／接着層４３および第２タングス
テン層４４を包含する。他のバイア開口部（図示せず）
およびバイアプラグ４２（図示せず）も形成される。
ｏｐｅｎｉｎｇ）およびバイアプラグ（ｖｉａ ｐｌｕ
ｇ）４２が、図４に示すように第１隔離層２１および第
１相互接続材３１上に形成される。バイア開口部および
バイアプラグ４２は、接続開口部および接続プラグ２２
とそれぞれ同様に形成される。バイアプラグ４２は、第
１障壁／接着層２３および第１タングステン層２４とそ
れぞれ類似の第３障壁／接着層４３および第２タングス
テン層４４を包含する。他のバイア開口部（図示せず）
およびバイアプラグ４２（図示せず）も形成される。
【００１４】第２相互接続材５１が、図５に示すように
第２隔離層４１およびバイアプラグ上に形成される。第
２相互接続材５１は第１相互接続材３１と同様に形成さ
れる。第２相互接続材は４つの導電層を包含する。第４
障壁／接着層５３は、第２障壁／接着層３３と同様にチ
タンおよびＴｉＮ層を包含する。第２相互接続材５１
も、第３導電層３４と同様にＡｌ−Ｎｉ−Ｃｒの中間層
５４および第１反射防止膜３５と同様にＴｉＮ層から作
られた第２反射防止膜５５を包含する。第４導電層は、
第１相互接続材３１と同様に第２相互接続材５１を形成
するためにエッチングされる。他の第２相互接続材（図
示せず）も形成される。第２相互接続材５１は第１相互
接続材３１と同様にアニールされる。パッシベーション
（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）５６は実質的
に完成品デバイスを形成するため、図５に示すように第
２相互接続材５１上に形成される。この仕様で使用され
るパッシベーションは最上段の相互接続レベル上に形成
される１またはそれ以上の層である。それゆえ、このパ
ッシベーションの上には相互接続層は形成されない。
第２隔離層４１およびバイアプラグ上に形成される。第
２相互接続材５１は第１相互接続材３１と同様に形成さ
れる。第２相互接続材は４つの導電層を包含する。第４
障壁／接着層５３は、第２障壁／接着層３３と同様にチ
タンおよびＴｉＮ層を包含する。第２相互接続材５１
も、第３導電層３４と同様にＡｌ−Ｎｉ−Ｃｒの中間層
５４および第１反射防止膜３５と同様にＴｉＮ層から作
られた第２反射防止膜５５を包含する。第４導電層は、
第１相互接続材３１と同様に第２相互接続材５１を形成
するためにエッチングされる。他の第２相互接続材（図
示せず）も形成される。第２相互接続材５１は第１相互
接続材３１と同様にアニールされる。パッシベーション
（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）５６は実質的
に完成品デバイスを形成するため、図５に示すように第
２相互接続材５１上に形成される。この仕様で使用され
るパッシベーションは最上段の相互接続レベル上に形成
される１またはそれ以上の層である。それゆえ、このパ
ッシベーションの上には相互接続層は形成されない。
【００１５】半導体デバイスを形成する場合、他の電気
的接続または追加の層が要求されることがある。当業者
は他の電気的接続または追加の層が必要であるかを決定
することができる。
的接続または追加の層が要求されることがある。当業者
は他の電気的接続または追加の層が必要であるかを決定
することができる。
【００１６】この実施例では工程オプションが可能であ
る。あるオプションでは、１以上のエッチング段階が第
１および第２相互接続材３１・５１を形成するために実
行できる。さらに他のオプションでは、もし第２相互接
続材５１の構成に続くアニーリング段階が、第１および
第２相互接続材３１・５１の両方をアニールするに十分
であれば、第１相互接続材３１の構成に続くアニーリン
グ段階を省略できる。また、第２相互接続材５１の構成
に続くアニーリング段階を、パッシベーション５６が形
成される前よりむしろ、パッシベーション５６が形成さ
れた後に実行することもできる。他の実施例では、接続
プラグ２２またはバイアプラグ４２を別々に形成する必
要はない。例えば、バイア開口部を形成した後に、第２
相互接続材５１を形成する４つの層が第２隔離層４１の
上およびバイア開口部の内にスパッタ蒸着され、第２相
互接続材５１を形成するためにエッチングされる。それ
ゆえ、第１および第２相互接続材３１・５１は互いに接
続できる。
る。あるオプションでは、１以上のエッチング段階が第
１および第２相互接続材３１・５１を形成するために実
行できる。さらに他のオプションでは、もし第２相互接
続材５１の構成に続くアニーリング段階が、第１および
第２相互接続材３１・５１の両方をアニールするに十分
であれば、第１相互接続材３１の構成に続くアニーリン
グ段階を省略できる。また、第２相互接続材５１の構成
に続くアニーリング段階を、パッシベーション５６が形
成される前よりむしろ、パッシベーション５６が形成さ
れた後に実行することもできる。他の実施例では、接続
プラグ２２またはバイアプラグ４２を別々に形成する必
要はない。例えば、バイア開口部を形成した後に、第２
相互接続材５１を形成する４つの層が第２隔離層４１の
上およびバイア開口部の内にスパッタ蒸着され、第２相
互接続材５１を形成するためにエッチングされる。それ
ゆえ、第１および第２相互接続材３１・５１は互いに接
続できる。
【００１７】材料のオプションも存在する。ゲルマニウ
ムやガリウムひ素のような他の半導体材料がシリコン基
板１０に使用できる。別々の接着および障壁層は、接着
／障壁層２３、３３、４３および５３に対しては必要で
はない。もし単一の層が隔離層、シリコンおよび金属層
に付着し、金属含有層とシリコン含有層との間の逆相互
作用を減少する助けになれば、単一層で一つの接着／隔
壁層として使用できる。タンタル、タングステン、コバ
ルト、モリブデン等およびそれらのケイ化物のような耐
火性金属が接着および／または障壁層として使用でき
る。接着／障壁層のための適切な材料の選択は、当業者
によって行われうる。反射防止膜はシリコン窒化物、タ
ングステン窒化物などを包含する。 実施例の利点 アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）、ア
ルミニウム−銅（Ａｌ−Ｃｕ）およびＡｌ−Ｎｉ−Ｃｒ
層は、その故障時間を決めるために比較された。Ａｌ−
Ｓｉ−Ｃｕ層は、約１重量百分率のシリコンおよび１重
量百分率の銅を包含し、Ａｌ−Ｃｕ層は約１重量百分率
の銅を包含し、Ａｌ−Ｎｉ−Ｃｒ層は約０．２重量百分
率のニッケルおよび約０．０４重量百分率のクロムを包
含した。これらの層は同一のマスキング層でパターン化
され、約４×１０6アンペア／平方センチメータの電流
密度かつ摂氏約２００度の環境温度において試験され
た。図６は、３つの層に対する累積故障（％）対時間
（時間）のグラフである。Ａｌ−Ｓｉ−Ｃｕ層のＭＴＴ
Ｆは約２９５時間、Ａｌ−Ｃｕ層のＭＴＴＦは約９９０
時間であった。Ａｌ−Ｓｉ−ＣｕおよびＡｌ−Ｃｕ層と
異なり、Ａｌ−Ｎｉ−Ｃｒ層は２２００時間後でさえ故
障が生じなかった。もしＡｌ−Ｎｉ−Ｃｒ層の摂氏１７
５度に調整されたデータを用いれば、ＭＴＴＦは約２
０，０００時間にもなる。２２００時間後もＡｌ−Ｎｉ
−Ｃｒ層に故障が見当たらないので、２０，０００時間
のＭＴＴＦ評価でも実際は低いかもしれない。いずれに
しても、Ａｌ−Ｎｉ−Ｃｒ層はＡｌ−Ｓｉ−Ｃｕ、Ａｌ
−Ｃｕ、Ａｌ−ＮｉおよびＡｌ−Ｃｒ層と比較して少な
くとも２から２０倍のＭＴＴＦを有する。たとえＭＴＴ
Ｆ測定がパターン依存であっても、「従来技術」で述べ
たＡｌ−ＮｉおよびＡｌ−Ｃｒ層に使用されるパターン
は、Ａｌ−Ｎｉ−Ｃｒ層と同様のパターンを有すると仮
定されている。
ムやガリウムひ素のような他の半導体材料がシリコン基
板１０に使用できる。別々の接着および障壁層は、接着
／障壁層２３、３３、４３および５３に対しては必要で
はない。もし単一の層が隔離層、シリコンおよび金属層
に付着し、金属含有層とシリコン含有層との間の逆相互
作用を減少する助けになれば、単一層で一つの接着／隔
壁層として使用できる。タンタル、タングステン、コバ
ルト、モリブデン等およびそれらのケイ化物のような耐
火性金属が接着および／または障壁層として使用でき
る。接着／障壁層のための適切な材料の選択は、当業者
によって行われうる。反射防止膜はシリコン窒化物、タ
ングステン窒化物などを包含する。 実施例の利点 アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）、ア
ルミニウム−銅（Ａｌ−Ｃｕ）およびＡｌ−Ｎｉ−Ｃｒ
層は、その故障時間を決めるために比較された。Ａｌ−
Ｓｉ−Ｃｕ層は、約１重量百分率のシリコンおよび１重
量百分率の銅を包含し、Ａｌ−Ｃｕ層は約１重量百分率
の銅を包含し、Ａｌ−Ｎｉ−Ｃｒ層は約０．２重量百分
率のニッケルおよび約０．０４重量百分率のクロムを包
含した。これらの層は同一のマスキング層でパターン化
され、約４×１０6アンペア／平方センチメータの電流
密度かつ摂氏約２００度の環境温度において試験され
た。図６は、３つの層に対する累積故障（％）対時間
（時間）のグラフである。Ａｌ−Ｓｉ−Ｃｕ層のＭＴＴ
Ｆは約２９５時間、Ａｌ−Ｃｕ層のＭＴＴＦは約９９０
時間であった。Ａｌ−Ｓｉ−ＣｕおよびＡｌ−Ｃｕ層と
異なり、Ａｌ−Ｎｉ−Ｃｒ層は２２００時間後でさえ故
障が生じなかった。もしＡｌ−Ｎｉ−Ｃｒ層の摂氏１７
５度に調整されたデータを用いれば、ＭＴＴＦは約２
０，０００時間にもなる。２２００時間後もＡｌ−Ｎｉ
−Ｃｒ層に故障が見当たらないので、２０，０００時間
のＭＴＴＦ評価でも実際は低いかもしれない。いずれに
しても、Ａｌ−Ｎｉ−Ｃｒ層はＡｌ−Ｓｉ−Ｃｕ、Ａｌ
−Ｃｕ、Ａｌ−ＮｉおよびＡｌ−Ｃｒ層と比較して少な
くとも２から２０倍のＭＴＴＦを有する。たとえＭＴＴ
Ｆ測定がパターン依存であっても、「従来技術」で述べ
たＡｌ−ＮｉおよびＡｌ−Ｃｒ層に使用されるパターン
は、Ａｌ−Ｎｉ−Ｃｒ層と同様のパターンを有すると仮
定されている。
【００１８】Ａｌ−Ｎｉ−Ｃｒ層は、その固有抵抗が他
のアルミニウム合金と類似であるので、相互接続として
使用することができる。Ａｌ−Ｎｉ−Ｃｒ層の固有抵抗
は約３．１５マイクロオーム・センチメータであり、Ａ
ｌ−Ｃｕ層は約３．１マイクロオーム・センチメータの
固有抵抗を有し、Ａｌ−Ｓｉ−Ｃｕ層は約３．３５マイ
クロオーム・センチメータの固有抵抗を有する。もしニ
ッケルまたはクロム濃度が０．５重量百分率より大きけ
れば、そのようなニッケル、クロムを含有するＡｌ−Ｎ
ｉ−Ｃｒ層の固有抵抗は高くなりすぎる。もし固有抵抗
に対する心配が少なければ、高濃度のニッケルおよびク
ロムを使用することができる。もしそれぞれ約３重量百
分率程度とニッケルおよびクロムの濃度が高すぎると、
Ａｌ−Ｎｉ−Ｃｒ層はアルミニウムと同様にエッチング
することはできない。それゆえ、ニッケルおよびクロム
のそれぞれの濃度が約０．５重量百分率より高くするべ
きではない。
のアルミニウム合金と類似であるので、相互接続として
使用することができる。Ａｌ−Ｎｉ−Ｃｒ層の固有抵抗
は約３．１５マイクロオーム・センチメータであり、Ａ
ｌ−Ｃｕ層は約３．１マイクロオーム・センチメータの
固有抵抗を有し、Ａｌ−Ｓｉ−Ｃｕ層は約３．３５マイ
クロオーム・センチメータの固有抵抗を有する。もしニ
ッケルまたはクロム濃度が０．５重量百分率より大きけ
れば、そのようなニッケル、クロムを含有するＡｌ−Ｎ
ｉ−Ｃｒ層の固有抵抗は高くなりすぎる。もし固有抵抗
に対する心配が少なければ、高濃度のニッケルおよびク
ロムを使用することができる。もしそれぞれ約３重量百
分率程度とニッケルおよびクロムの濃度が高すぎると、
Ａｌ−Ｎｉ−Ｃｒ層はアルミニウムと同様にエッチング
することはできない。それゆえ、ニッケルおよびクロム
のそれぞれの濃度が約０．５重量百分率より高くするべ
きではない。
【００１９】Ａｌ−ＣｕおよびＡｌ−Ｎｉ−Ｃｒ層を塩
素含有プラズマを使用してエッチングしてみた。Ａｌ−
Ｎｉ−Ｃｒ層上に腐蝕の形跡がないのに対し、Ａｌ−Ｃ
ｕ層に腐蝕が現れた。Ａｌ−Ｎｉ−Ｃｒ層は、Ａｌ−Ｓ
ｉ−Ｃｕ、Ａｌ−ＣｕおよびＡｌ−Ｎｉと比較して腐蝕
に対するより強い抵抗力が期待される。銅は腐蝕を増大
させるので、銅はＡｌ−Ｎｉ−Ｃｒ層には含有させるべ
きではない。
素含有プラズマを使用してエッチングしてみた。Ａｌ−
Ｎｉ−Ｃｒ層上に腐蝕の形跡がないのに対し、Ａｌ−Ｃ
ｕ層に腐蝕が現れた。Ａｌ−Ｎｉ−Ｃｒ層は、Ａｌ−Ｓ
ｉ−Ｃｕ、Ａｌ−ＣｕおよびＡｌ−Ｎｉと比較して腐蝕
に対するより強い抵抗力が期待される。銅は腐蝕を増大
させるので、銅はＡｌ−Ｎｉ−Ｃｒ層には含有させるべ
きではない。
【００２０】他の利点はＡｌ−Ｎｉ−Ｃｒは既存の連続
工程に組み入れやすいことである。Ａｌ−Ｎｉ−Ｃｒの
蒸着およびエッチングは、前述のＡｌ−ＳｉまたはＡｌ
−Ｓｉ−Ｃｕの蒸着およびエッチングと同様にされうる
ことが期待できる。上記において明らかにしたパラメー
タの他、蒸着およびエッチングの事実上全ての他のパラ
メータは、Ａｌ−Ｎｉ−Ｃｒ，Ａｌ−Ｓｉ，およびＡｌ
−Ｓｉ−Ｃｕに対しては実質的に同一のパラメータであ
る。Ａｌ−Ｎｉ−Ｃｒ層がＡｌ−Ｓｉ，およびＡｌ−Ｓ
ｉ−Ｃｕと同様に蒸着、エッチングされることを期待で
きる理由は、ニッケルおよびクロム濃度が低い（それぞ
れ約０．５および０．１重量百分率より低い）からであ
る。
工程に組み入れやすいことである。Ａｌ−Ｎｉ−Ｃｒの
蒸着およびエッチングは、前述のＡｌ−ＳｉまたはＡｌ
−Ｓｉ−Ｃｕの蒸着およびエッチングと同様にされうる
ことが期待できる。上記において明らかにしたパラメー
タの他、蒸着およびエッチングの事実上全ての他のパラ
メータは、Ａｌ−Ｎｉ−Ｃｒ，Ａｌ−Ｓｉ，およびＡｌ
−Ｓｉ−Ｃｕに対しては実質的に同一のパラメータであ
る。Ａｌ−Ｎｉ−Ｃｒ層がＡｌ−Ｓｉ，およびＡｌ−Ｓ
ｉ−Ｃｕと同様に蒸着、エッチングされることを期待で
きる理由は、ニッケルおよびクロム濃度が低い（それぞ
れ約０．５および０．１重量百分率より低い）からであ
る。
【００２１】前述の明細書において、本発明は特定実施
例に関して述べられてきた。しかし添付の請求項の発明
の精神と目的からはずれることなくさまざまな改変、変
更が行われることは明らかである。従って、本明細書お
よび図面は限定的な意味ではなく例示的なものである。
例に関して述べられてきた。しかし添付の請求項の発明
の精神と目的からはずれることなくさまざまな改変、変
更が行われることは明らかである。従って、本明細書お
よび図面は限定的な意味ではなく例示的なものである。
【図１】 トランジスタおよびフィールド隔離領域を包
含する半導体基板の一部の断面図である。
含する半導体基板の一部の断面図である。
【図２】 第１隔離層および接続プラグを形成した後の
図１の基板の断面図である。
図１の基板の断面図である。
【図３】 第１相互接続材を形成した後の図２の基板の
断面図である。
断面図である。
【図４】 第２隔離層およびバイアプラグを形成した後
の図３の基板の断面図である。
の図３の基板の断面図である。
【図５】 第２相互接続材を形成した後の図４の基板の
断面図である。
断面図である。
【図６】 アルミニウム−ニッケル−クロム、アルミニ
ウム−シリコン−銅、アルミニウム−銅層の対時間累積
故障のプロットである。
ウム−シリコン−銅、アルミニウム−銅層の対時間累積
故障のプロットである。
１０．シリコン基板 １１．ドープ領域 １２．フィールド隔離領域 １３．ゲート絶縁体層 １４．ゲート電極 １５．スペーサ １６．チャネル領域 ２１．第１隔離層 ２２．接続プラグ ２３．第１障壁／接着層 ２４．第１タングステン層 ３１．第１相互接続材 ３３．第２障壁／接着層 ３４．第３導電層 ３５．第１反射防止膜 ４１．第２隔離層 ４２．バイアプラグ ４３．第３障壁／接着層 ４４．第２タングステン層 ５１．第２相互接続材 ５３．第４障壁／接着層 ５４．相互接続材 ５５．第２反射防止膜 ５６．パッシベーション
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チー・チャン・リー アメリカ合衆国テキサス州オースティン、 スパイスウッド・メサ10211
Claims (3)
- 【請求項１】 半導体基板（１０）；前記基板（１０）
上に位置する相互接続材（３１、５１）は導電層（３
４、５４）を包含し、前記導電層（３４、５４）は全て
の前記相互接続材（３１、５１）に沿って延在しかつ合
金を包含し、前記合金はアルミニウム、ニッケルおよび
クロムを包含し、かつシリコンを包含しない相互接続
材；および前記相互接続材（３１、５１）上に位置する
パッシベーション（５６）；から構成されることを特徴
とする半導体デバイス。 - 【請求項２】 半導体基板（１０）内または前記半導体
基板上に位置する導体（１１、１４、２３、２４、３
１、４３、４４）；前記導体（１１、１４、２３、２
４、３１、４３、４４）上に位置し、かつ開口部を包含
する隔離層（２１、４１）であって、前記導体（１１、
１４、２３、２４、３１、４３、４４）の少なくとも一
部は前記開口部の下に位置する隔離層；隔離層（２１、
４１）上に位置し、前記導体（１１、１４、２３、２
４、３１、４３、４４）に電気的に接続する前記相互接
続材（３１、５１）は導電層（３４、５４）を包含し、
前記導電層（３４、５４）は全ての前記相互接続材（３
１、５１）に沿って延在し、かつ合金を包含し、前記合
金は少なくとも９９重量百分率のアルミニウム、約０．
１ないし０．５重量百分率のニッケル、および約０．０
２ないし０．１の重量百分率のクロムを包含するがシリ
コンを包含せず、前記導電層（３４、５４）の一部は前
記隔離層（２１、４１）上に位置し、前記導電層（３
４、５４）の他の一部は前記隔離層（２１、４１）の開
口部上に位置するか、または前記隔離層（２１、４１）
の開口部内に位置する相互接続材；および前記相互接続
材（３１、５１）上に位置するパッシベーション（５
６）；から構成されることを特徴とする半導体デバイ
ス。 - 【請求項３】 導体は、 前記半導体基板（１１）内に位置するドープ領域；前記
基板（１４）上に位置するゲート電極；前記基板（１
１）上に位置するシリコン含有電極（１４）；または前
記基板（１１）上に位置する金属含有材（２３、２４、
３１、４３、４４）；である導体；前記導体（１１、１
４、２３、２４、３１、４３、４４）上に位置し、かつ
開口部を包含する隔離層（２１、４１）であって、前記
導体（１１、１４、２３、２４、３１、４３、４４）の
少なくとも一部は前記開口部の下に位置する隔離層；前
記開口部内のプラグ（２３、２４、４３、４４）であっ
て、前記プラグは接続プラグ（２３、２４）であるかま
たはバイアプラグ（４３、４４）であるプラグ；および
全ての前記相互接続材（３１、５１）に沿って延在する
導電材（３３、５３）を包含する相互接続材は、その一
部は前記隔離層（２１、４１）上に位置し、他の一部は
前記プラグ（２３、２４、４３、４４）上に位置し、前
記導電層（３３、５３）はアルミニウム、ニッケルおよ
びクロムを包含し、少なくとも９９重量百分率のアルミ
ニウム、０．１ないし０．５重量百分率のニッケルおよ
び０．０２ないし０．１重量百分率のクロムを有し、前
記導体（１１、１４、２３、２４、３１、４３、４４）
に電気的に接続する相互接続材；および前記相互接続材
（３１、５１）上に位置するパッシベーション材（５
６）；から構成されることを特徴とする半導体デバイ
ス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US150900 | 1993-11-12 | ||
| US08/150,900 US5393703A (en) | 1993-11-12 | 1993-11-12 | Process for forming a conductive layer for semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183382A true JPH07183382A (ja) | 1995-07-21 |
Family
ID=22536478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6301657A Pending JPH07183382A (ja) | 1993-11-12 | 1994-11-11 | 半導体デバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5393703A (ja) |
| EP (1) | EP0653790A1 (ja) |
| JP (1) | JPH07183382A (ja) |
| KR (1) | KR950015603A (ja) |
| SG (1) | SG43018A1 (ja) |
| TW (1) | TW283256B (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393703A (en) * | 1993-11-12 | 1995-02-28 | Motorola, Inc. | Process for forming a conductive layer for semiconductor devices |
| JPH07283414A (ja) * | 1994-04-05 | 1995-10-27 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| KR950034495A (ko) * | 1994-04-20 | 1995-12-28 | 윌리엄 이.힐러 | 반도체 장치 제조를 위한 고 수율 광 경화 공정 |
| US5571751A (en) * | 1994-05-09 | 1996-11-05 | National Semiconductor Corporation | Interconnect structures for integrated circuits |
| KR0124644B1 (ko) * | 1994-05-10 | 1997-12-11 | 문정환 | 반도체소자의 다층금속배선의 형성방법 |
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| US11024592B2 (en) | 2019-10-18 | 2021-06-01 | Nanya Technology Corporation | Semiconductor device with spacer over sidewall of bonding pad and method for preparing the same |
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1994
- 1994-10-05 TW TW083109237A patent/TW283256B/zh active
- 1994-10-26 KR KR1019940027332A patent/KR950015603A/ko not_active Withdrawn
- 1994-11-02 SG SG1996002533A patent/SG43018A1/en unknown
- 1994-11-02 EP EP94117231A patent/EP0653790A1/en not_active Ceased
- 1994-11-11 JP JP6301657A patent/JPH07183382A/ja active Pending
- 1994-12-05 US US08/349,219 patent/US5623166A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5623166A (en) | 1997-04-22 |
| KR950015603A (ko) | 1995-06-17 |
| SG43018A1 (en) | 1997-10-17 |
| TW283256B (ja) | 1996-08-11 |
| US5393703A (en) | 1995-02-28 |
| EP0653790A1 (en) | 1995-05-17 |
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