JPH07203673A - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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- JPH07203673A JPH07203673A JP1315394A JP1315394A JPH07203673A JP H07203673 A JPH07203673 A JP H07203673A JP 1315394 A JP1315394 A JP 1315394A JP 1315394 A JP1315394 A JP 1315394A JP H07203673 A JPH07203673 A JP H07203673A
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- switching element
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- switching
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Abstract
(57)【要約】 （修正有）
【目的】 本発明の目的は、主電源に接続した整流回路
の出力とチョ−クの直列回路をスイッチング素子により
オンオフし、その出力を整流平滑して負荷に電力を供給
するスイッチング電源装置の低損失化と低ノイズ化にあ
る。 【構成】 本発明は上記スイッチング素子ＳＷ1と直列
にトランスＴ1の一次コイルｎ1を挿入し、前記トランス
Ｔ1の二次コイルｎ2に補助スイッチング素子ＳＷ2と補
助電源の直列回路を接続して、前記補助スイッチング素
子ＳＷ2を前記主スイッチング素子ＳＷ1のタ−ンオン以
前にタ−ンオフさせることにより、前記主スイッチング
素子ＳＷ1のオフ時主スイッチング素子の寄生静電容
量、またはこれに代わる静電容量に充電されていた電荷
を放電することにより目的の達成を図ることを特徴とす
る。
の出力とチョ−クの直列回路をスイッチング素子により
オンオフし、その出力を整流平滑して負荷に電力を供給
するスイッチング電源装置の低損失化と低ノイズ化にあ
る。 【構成】 本発明は上記スイッチング素子ＳＷ1と直列
にトランスＴ1の一次コイルｎ1を挿入し、前記トランス
Ｔ1の二次コイルｎ2に補助スイッチング素子ＳＷ2と補
助電源の直列回路を接続して、前記補助スイッチング素
子ＳＷ2を前記主スイッチング素子ＳＷ1のタ−ンオン以
前にタ−ンオフさせることにより、前記主スイッチング
素子ＳＷ1のオフ時主スイッチング素子の寄生静電容
量、またはこれに代わる静電容量に充電されていた電荷
を放電することにより目的の達成を図ることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング電源装置の
スイッチング損失、及びスイッチングノイズの低減等に
関するものである。
スイッチング損失、及びスイッチングノイズの低減等に
関するものである。
【０００２】（２）
【従来の技術】スイッチング電源装置、例えば昇圧チョ
ッパは図５に示す各部から構成される。図においてＰＳ
1は主直流電源、Ｌ1はチョ−ク、Ｄ1はダイオ−ド、Ｃ1
はコンデンサである。ＳＷ1は主スイッチング素子で、
例えばＦＥＴトランジスタが用いられる。ＣsはＳＷ1の
寄生容量である。このスイッチング電源装置は、主スイ
ッチング素子ＳＷ1のスイッチングによりチョ−クＬ1に
エネルギ−を蓄積、放出し、その出力をダイオ−ドＤ
1、コンデンサＣ1で整流、平滑して負荷に出力するもの
である。
ッパは図５に示す各部から構成される。図においてＰＳ
1は主直流電源、Ｌ1はチョ−ク、Ｄ1はダイオ−ド、Ｃ1
はコンデンサである。ＳＷ1は主スイッチング素子で、
例えばＦＥＴトランジスタが用いられる。ＣsはＳＷ1の
寄生容量である。このスイッチング電源装置は、主スイ
ッチング素子ＳＷ1のスイッチングによりチョ−クＬ1に
エネルギ−を蓄積、放出し、その出力をダイオ−ドＤ
1、コンデンサＣ1で整流、平滑して負荷に出力するもの
である。
【０００３】
【発明が解決しようとする課題】ところで一般によく知
られるように、主スイッチング素子ＳＷ1のタ−ンオン
およびタ−ンオフに際しては損失を発生する。例えば主
スイッチング素子のタ−ンオン時であるが、タ−ンオン
の直前において、寄生容量Ｃsは図６（ａ）に示すよう
に、出力電圧にほぼ等しい電圧で充電されている。そし
てこの寄生容量Ｃsの充電電荷は、図６（ｂ）、（ｃ）
に示すようにタ−ンオン時に主スイッチング素子ＳＷ1
を通して放電される。この時寄生容量Ｃsに蓄積されて
いたエネルギ−は主スイッチング素子ＳＷ1で消費さ
れ、変換効率を低下させる。また主スイッチング素子Ｓ
Ｗ1のタ−ンオン直前において、図６（ｄ）、（ｅ）に
示すようにダイオ−ドＤ1には負荷電流が流れており、
この状態でＳＷ1がタ−ンオンして、Ｄ1に逆電圧が印加
される。順電流が流れている状態で逆電圧が印加される
ため、この時Ｄ1にはリカバリ−電流が流れ、多大な損
失および雑音を発生する問題がある。
られるように、主スイッチング素子ＳＷ1のタ−ンオン
およびタ−ンオフに際しては損失を発生する。例えば主
スイッチング素子のタ−ンオン時であるが、タ−ンオン
の直前において、寄生容量Ｃsは図６（ａ）に示すよう
に、出力電圧にほぼ等しい電圧で充電されている。そし
てこの寄生容量Ｃsの充電電荷は、図６（ｂ）、（ｃ）
に示すようにタ−ンオン時に主スイッチング素子ＳＷ1
を通して放電される。この時寄生容量Ｃsに蓄積されて
いたエネルギ−は主スイッチング素子ＳＷ1で消費さ
れ、変換効率を低下させる。また主スイッチング素子Ｓ
Ｗ1のタ−ンオン直前において、図６（ｄ）、（ｅ）に
示すようにダイオ−ドＤ1には負荷電流が流れており、
この状態でＳＷ1がタ−ンオンして、Ｄ1に逆電圧が印加
される。順電流が流れている状態で逆電圧が印加される
ため、この時Ｄ1にはリカバリ−電流が流れ、多大な損
失および雑音を発生する問題がある。
【０００４】
【発明の目的】本発明の目的とするところは、上記従来
技術の問題点を解決したスイッチング電源装置の提供に
ある。
技術の問題点を解決したスイッチング電源装置の提供に
ある。
【０００５】（３）
【課題を解決するための本発明の手段】図１は本発明の
原理説明用の回路図であって、図５と同一符号部分は同
等部分を示す。図５により前記した従来のスイッチング
電源装置において、主スイッチＳＷ1に直列にトランス
Ｔ1を追加し、トランスの二次側ｎ2に補助電源の役割を
するコンデンサＣ2と、補助スイッチング素子ＳＷ2を接
続する。本回路は、これらの追加回路とＦＥＴトランジ
スタなどによる主スイッチング素子ＳＷ1のもつ寄生静
電容量Ｃs及び寄生整流素子Ｄsの利用により低損失化と
低ノイズ化を達成しようとするもので、寄生整流素子Ｄ
s等を持たないスイッチング素子が用いられる場合には
Ｄs、Ｃsに相当する素子が接続される。また寄生整流素
子Ｄsのリカバリ−電流が問題となる場合は、図２に示
すように補助スイッチング素子ＳＷ2に直列に整流素子
Ｄ2を接続し、さらに補助スイッチング素子ＳＷ2と前記
整流素子Ｄ2の直列回路に並列に高速の整流素子Ｄs2を
接続して使用する。
原理説明用の回路図であって、図５と同一符号部分は同
等部分を示す。図５により前記した従来のスイッチング
電源装置において、主スイッチＳＷ1に直列にトランス
Ｔ1を追加し、トランスの二次側ｎ2に補助電源の役割を
するコンデンサＣ2と、補助スイッチング素子ＳＷ2を接
続する。本回路は、これらの追加回路とＦＥＴトランジ
スタなどによる主スイッチング素子ＳＷ1のもつ寄生静
電容量Ｃs及び寄生整流素子Ｄsの利用により低損失化と
低ノイズ化を達成しようとするもので、寄生整流素子Ｄ
s等を持たないスイッチング素子が用いられる場合には
Ｄs、Ｃsに相当する素子が接続される。また寄生整流素
子Ｄsのリカバリ−電流が問題となる場合は、図２に示
すように補助スイッチング素子ＳＷ2に直列に整流素子
Ｄ2を接続し、さらに補助スイッチング素子ＳＷ2と前記
整流素子Ｄ2の直列回路に並列に高速の整流素子Ｄs2を
接続して使用する。
【０００６】
【作用】図１、図２の回路動作について、図３を参照し
て説明する。先ず図３の時刻ｔ0において主スイッチン
グ素子ＳＷ1がタ−ンオンすかると、チョ−クＬ1とトラ
ンスＴ1の直列回路に入力電圧が印加される。このとき
補助スイッチング素子ＳＷ2はオフしているため、トラン
スＴ1の二次側に電流は流れない。従ってトランスＴ1は
その励磁インダクタンスと等価となり、図５の昇圧チョ
ッパと同じ動作となる。時刻ｔ1において主スイッチン
グ素子ＳＷ1がタ−ンオフすると、トランスＴ1にはフラ
イバック電圧が発生し、ダイオ−ドＤs2を通してコンデ
ンサＣ2を充電する。トランスＴ1の電圧はコンデンサＣ
2の電圧でクランプされ、その電流は直線的に減少す
る。またこのときチョ−クＬ1の電流はダイオ−ドＤ1を
通して負荷に供給されるが、この動作は従来の昇圧チョ
ッパの動作と同様である。トランスＴ1の電流がゼロに
達する時刻をｔ2とする。この時ＳＷ2はオフ状態なので
トランスの二次側には電流は流れない。従って、再びト
ラ （４） ンスＴ1はその励磁インダクタンスと等価となり、コン
デンサＣs、Ｃs2と共振を始める。このとき共振電流は
Ｃs、Ｔ1、Ｄ1、Ｃ1のル−トとＣs2、Ｔ1、Ｃ2のル−ト
を流れる。
て説明する。先ず図３の時刻ｔ0において主スイッチン
グ素子ＳＷ1がタ−ンオンすかると、チョ−クＬ1とトラ
ンスＴ1の直列回路に入力電圧が印加される。このとき
補助スイッチング素子ＳＷ2はオフしているため、トラン
スＴ1の二次側に電流は流れない。従ってトランスＴ1は
その励磁インダクタンスと等価となり、図５の昇圧チョ
ッパと同じ動作となる。時刻ｔ1において主スイッチン
グ素子ＳＷ1がタ−ンオフすると、トランスＴ1にはフラ
イバック電圧が発生し、ダイオ−ドＤs2を通してコンデ
ンサＣ2を充電する。トランスＴ1の電圧はコンデンサＣ
2の電圧でクランプされ、その電流は直線的に減少す
る。またこのときチョ−クＬ1の電流はダイオ−ドＤ1を
通して負荷に供給されるが、この動作は従来の昇圧チョ
ッパの動作と同様である。トランスＴ1の電流がゼロに
達する時刻をｔ2とする。この時ＳＷ2はオフ状態なので
トランスの二次側には電流は流れない。従って、再びト
ラ （４） ンスＴ1はその励磁インダクタンスと等価となり、コン
デンサＣs、Ｃs2と共振を始める。このとき共振電流は
Ｃs、Ｔ1、Ｄ1、Ｃ1のル−トとＣs2、Ｔ1、Ｃ2のル−ト
を流れる。
【０００７】補助スイッチング素子ＳＷ2がタ−ンオン
する時刻をＴ3とする。トランスＴ1にはコンデンサＣ2の
電圧が印加され、その電流は直線的に増加する。時刻ｔ
4で補助スイッチング素子ＳＷ2がタ−ンオンすると、ト
ランス二次側には電流が流れなくなり、トランスＴ1は
その励磁インダクタンスと等価になって、Ｃsと共振を
始める。このとき共振電流はＣs、Ｔ1、Ｄ1、Ｃ1のル−
トで流れ、Ｃsを放電する。Ｃsの電圧がゼロに達したと
き、あるいは最小点に達したときに主スイッチング素子
ＳＷ1をタ−ンオンさせる事により、ＳＷ1はゼロ電圧ス
イッチング、あるいはソフトスイッチングとなり、その
スイッチング損失を大幅に減らす事が可能となる。ま
た、この時ダイオ−ドＤ1の電流は図３（ｆ）に示すよ
うにゼロに近付いており、次に時刻ｔ0でＳＷ1がタ−ン
オンしたときに発生するリカバリ−ノイズを減らすこと
が可能である。なおダイオ−ド電流については、補助ス
イッチング素子のオン期間を調整する事により、ゼロ電
流スイッチングとする事も可能である。次に本発明の実
施例について説明する。
する時刻をＴ3とする。トランスＴ1にはコンデンサＣ2の
電圧が印加され、その電流は直線的に増加する。時刻ｔ
4で補助スイッチング素子ＳＷ2がタ−ンオンすると、ト
ランス二次側には電流が流れなくなり、トランスＴ1は
その励磁インダクタンスと等価になって、Ｃsと共振を
始める。このとき共振電流はＣs、Ｔ1、Ｄ1、Ｃ1のル−
トで流れ、Ｃsを放電する。Ｃsの電圧がゼロに達したと
き、あるいは最小点に達したときに主スイッチング素子
ＳＷ1をタ−ンオンさせる事により、ＳＷ1はゼロ電圧ス
イッチング、あるいはソフトスイッチングとなり、その
スイッチング損失を大幅に減らす事が可能となる。ま
た、この時ダイオ−ドＤ1の電流は図３（ｆ）に示すよ
うにゼロに近付いており、次に時刻ｔ0でＳＷ1がタ−ン
オンしたときに発生するリカバリ−ノイズを減らすこと
が可能である。なおダイオ−ド電流については、補助ス
イッチング素子のオン期間を調整する事により、ゼロ電
流スイッチングとする事も可能である。次に本発明の実
施例について説明する。
【０００８】
【実施例】図４は定電圧制御機能を持たせた本発明の一
実施例の回路図であって、図においてＰＳ1は交流電
源、Ｄ1〜Ｄ5はダイオ−ド、Ｌ1はチョ−ク、Ｃ1、Ｃ2
はコンデンサ、Ｔ１はトランスである。ＤＶは出力電圧
検出回路であって、このうちＲ2、Ｒ3は出力電圧の分圧
抵抗、Ａ4は誤差増幅器、ＶRは出力電圧設定用基準電圧
源であって、誤差増幅器Ａ4の出力には基準電圧と出力
電圧との誤差電圧が送出される。ＰＣは光カップラ、Ｒ
4は電流制限抵抗、Ａ3はスイッチング素子の駆動信号発
生回路であって、光カップラＰＣにより伝送される誤差
信号を受け、主スイッチング素子及び補助スイッチング
素子の駆 （５） 動信号を送出する。Ａ1、Ａ2は駆動回路で、Ｑ1、Ｑ2を
駆動する役割を果たす。Ｑ1は主スイッチング素子であ
るＦＥＴトランジスタであって、ＣSはその寄生静電容
量、ＤSは寄生整流素子である。Ｑ2は補助スイッチング
素子であるＦＥＴトランジスタであって、ＣS２はその
寄生静電容量、ＤS２は寄生整流素子である。
実施例の回路図であって、図においてＰＳ1は交流電
源、Ｄ1〜Ｄ5はダイオ−ド、Ｌ1はチョ−ク、Ｃ1、Ｃ2
はコンデンサ、Ｔ１はトランスである。ＤＶは出力電圧
検出回路であって、このうちＲ2、Ｒ3は出力電圧の分圧
抵抗、Ａ4は誤差増幅器、ＶRは出力電圧設定用基準電圧
源であって、誤差増幅器Ａ4の出力には基準電圧と出力
電圧との誤差電圧が送出される。ＰＣは光カップラ、Ｒ
4は電流制限抵抗、Ａ3はスイッチング素子の駆動信号発
生回路であって、光カップラＰＣにより伝送される誤差
信号を受け、主スイッチング素子及び補助スイッチング
素子の駆 （５） 動信号を送出する。Ａ1、Ａ2は駆動回路で、Ｑ1、Ｑ2を
駆動する役割を果たす。Ｑ1は主スイッチング素子であ
るＦＥＴトランジスタであって、ＣSはその寄生静電容
量、ＤSは寄生整流素子である。Ｑ2は補助スイッチング
素子であるＦＥＴトランジスタであって、ＣS２はその
寄生静電容量、ＤS２は寄生整流素子である。
【０００９】
【発明の効果】以上から明らかなように、本発明によれ
ばスイッチング素子のゼロ電圧スイッチング、ダイオ−
ドのゼロ電流スイッチングが達成されて、低スイッチン
グ損失、低ノイズのスイッチング電源装置を得ることが
でき、通信回路、コンピュ−タなどの分野に好適する高
効率、低ノイズの電源を提供することが出来る。
ばスイッチング素子のゼロ電圧スイッチング、ダイオ−
ドのゼロ電流スイッチングが達成されて、低スイッチン
グ損失、低ノイズのスイッチング電源装置を得ることが
でき、通信回路、コンピュ−タなどの分野に好適する高
効率、低ノイズの電源を提供することが出来る。
【図１】本発明の一実施例回路図である。
【図２】本発明の一実施例回路図である。
【図３】本発明の動作波形図である。
【図４】本発明の一実施例図である。
【図５】従来回路の回路図である。
【図６】従来回路の動作波形図である。
Ａ1 駆動回路 Ａ2 駆動回路 （６） Ａ3 駆動信号発生回路 Ａ4 誤差増幅器 ＰＳ1 主電源 Ｖ1 制御回路電源 Ｖr1 基準電圧源 Ｔ トランス ＳＷ1 スイッチング素子 ＳＷ2 スイッチング素子 Ｃ1 コンデンサ Ｃ2 コンデンサ ＣS コンデンサ ＣS２ コンデンサ Ｄ1 ダイオ−ド Ｄ2 ダイオ−ド Ｄ3 ダイオ−ド Ｄ4 ダイオ−ド Ｄ5 ダイオ−ド ＤS ダイオ−ド ＤS２ ダイオ−ド Ｌ1 チョ−ク ＰＣ 光カップラ Ｑ1 ＦＥＴトランジスタ Ｑ2 ＦＥＴトランジスタ Ｒ1 抵抗 Ｒ2 抵抗 Ｒ3 抵抗
Claims (3)
- 【請求項１】 主電源に整流回路を接続し、整流回路の
出力と第一のインダクタンス、第一のトランスの一次コ
イルの直列回路を第一のスイッチング素子によりオンオ
フし、第一のトランスの一次コイルと第一のスイッチン
グ素子の直列回路に並列に、第一の整流素子と第一のコ
ンデンサの直列回路を接続し、前記第一のトランスの二
次コイルには第二のコンデンサと第二のスイッチング素
子の直列回路を接続し、前記第一のコンデンサの両端に
接続した負荷に電力を供給するスイッチング電源装置に
おいて、前記第一のスイッチング素子および第二のスイ
ッチング素子として、寄生整流素子と寄生静電容量を備
えるか、またはこれに代わる整流素子と静電容量を接続
した素子を使用すると共に、前記第一のスイッチング素
子のタ−ンオン以前における第二のスイッチング素子の
タ−ンオフ時、前記第一のスイッチング素子の寄生静電
容量またはこれに代えて接続された静電容量の充電電荷
を放電することを特徴とするスイッチング電源装置。 - 【請求項２】 請求項１において、第二のスイッチング
素子に直列に第二の整流素子を接続し、前記第二の整流
素子と第二のスイッチング素子の直列回路に並列に第三
の整流素子を接続したことを特徴とするスイッチング電
源装置。 - 【請求項３】 請求項１、請求項２において、主電源に
接続した整流回路を省略した事を特長とするスイッチン
グ電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01315394A JP3339955B2 (ja) | 1994-01-11 | 1994-01-11 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01315394A JP3339955B2 (ja) | 1994-01-11 | 1994-01-11 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07203673A true JPH07203673A (ja) | 1995-08-04 |
| JP3339955B2 JP3339955B2 (ja) | 2002-10-28 |
Family
ID=11825229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01315394A Expired - Fee Related JP3339955B2 (ja) | 1994-01-11 | 1994-01-11 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3339955B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002323B2 (en) | 2003-05-07 | 2006-02-21 | Nec Corporation | Switching power supply circuit capable of reducing switching loss and control method used therein |
-
1994
- 1994-01-11 JP JP01315394A patent/JP3339955B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002323B2 (en) | 2003-05-07 | 2006-02-21 | Nec Corporation | Switching power supply circuit capable of reducing switching loss and control method used therein |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3339955B2 (ja) | 2002-10-28 |
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