JPH0720765Y2

JPH0720765Y2 - レベル検出装置

Info

Publication number: JPH0720765Y2
Application number: JP2696789U
Authority: JP
Inventors: 道昭米田
Original assignee: ナカミチ株式会社
Priority date: 1989-03-09
Filing date: 1989-03-09
Publication date: 1995-05-15
Anticipated expiration: 2004-03-09
Also published as: JPH02117735U

Description

【考案の詳細な説明】《産業上の利用分野》本考案は、シリアル伝送されているディジタルデータの
レベルを検出するレベル検出回路に関し、特にDATのス
タートID（以下、S-IDと略称する）記録に必要とされる
入力ディジタル信号のレベル検出回路等に用いて好適で
ある。

《従来の技術》以下、従来のレベル検出回路の一例を第９図に示される
ブロック図、第10図に示されるタイミングチャートを参
照しながら説明する。なお、ディジタルデータは直線量
子化され、２′Ｓコンプリメントコードで表されてお
り、このディジタルデータのレベルが−40dB以上である
ことを検出するものとする。

ビットクロック（BCK）、ワードクロック（WCK）に同期
してシリアル伝送されている16ビットのディジタルデー
タが、シリアル／パラレル変換回路50の入力端子I₁に入
力され、ビットクロックとワードクロックを入力とする
AND51の出力がINV52を介してシフトクロック（SCK）と
して入力端子I₂に入力され、またワードクロックがINV5
3を介してラッチクロック（RCK）として入力端子I₃に入
力される。シリアル／パラレル変換回路50は、ディジタ
ルデータをシフトクロックの立上がりで取込み、ラッチ
クロックの立上がりでシリアル／パラレル変換し、出力
端子O₁〜O₁₆から出力する。

出力端子O₁〜O₇から出力されたディジタルデータは夫
々、AND54と、INV55〜61を介してAND62とに入力され、M
SB〜7SBが同じ論理か否かが検出される。なお、直線量
子化されたディジタルデータはそのビットが略6dBを示
し、略−40dB以下の場合にはMSB〜7SBが必ず同じ論理に
なる。そして、AND54とAND62の出力がNOR63に入力さ
れ、NOR63の出力が、略−40dB以上の時に“H"になる。

《考案が解決しようとする問題点》上記した従来のレベル検出回路は、シリアル伝送されて
いるディジタルデータをシリアル／パラレル変換して、
各ビットの論理状態を同時に検出するので多くのゲート
回路を必要とし、総じてコスト高となる欠点がある。特
に、検出レベルを−60dBに設定した場合など検出レベル
が低いと、更に多くのゲート回路を必要とし、回路構成
が複雑化する欠点もある。

《問題点を解決するための手段》本考案はこの問題点を解決するため、ディジタルデータ
を遅延する遅延回路と、ディジタルデータと遅延回路か
ら出力された遅延ディジタルデータを入力し、隣接ビッ
ト間の状態が異なるときに第１の状態に、隣接ビット間
の状態が同一の時に第２の状態になる隣接ビット信号を
出力する隣接ビット信号出力回路と、隣接ビット信号の
状態を検出するためのクロックを出力するクロック発生
回路と、ディジタルデータの最上位ビットから所望のレ
ベルに相当するビットまでに対応する隣接ビット信号が
第１の状態であることを、クロックに基づき検出するレ
ベル検出回路とから構成されるレベル検出装置を提供す
る。

また本考案は、ディジタルデータを遅延する遅延回路
と、ディジタルデータと遅延回路から出力された遅延デ
ィジタルデータを入力し、最上位ビットから所望のレベ
ルに相当するビットまでに対応する隣接ビット間の状態
が異なる時に第１の状態に、隣接ビット間の状態が同一
の時に第２の状態になる隣接ビット信号を出力する隣接
ビット信号出力回路と、隣接ビット信号が第１の状態に
なることに応答して、ディジタルデータが所望のレベル
以上であることを検出するレベル検出回路とから構成さ
れるレベル検出装置を提供する。

また本考案は、ディジタルデータを遅延する遅延回路
と、ディジタルデータと遅延回路から出力された遅延デ
ィジタルデータ選択出力する選択回路と、ディジタルデ
ータと選択回路から出力されたディジタルデータを入力
し、隣接ビット間の状態が異なる時に第１の状態に、隣
接ビット間の状態が同一の時に第２の状態になる隣接ビ
ット信号を出力する隣接ビット信号出力回路と、ディジ
タルデータの最上位ビットから所望のレベルに相当する
ビットまでに対応しない隣接ビット信号を強制的に第２
の状態にすべく、選択回路がディジタルデータを選択出
力するように制御する制御信号出力回路と、隣接ビット
信号が第１の状態になることに応答して、ディジタルデ
ータが所望のレベル以上であることを検出するレベル検
出回路とから構成されるレベル検出装置を提供する。

また本考案は、ディジタルデータを遅延する遅延回路
と、ディジタルデータと遅延回路から出力された遅延デ
ィジタルデータ選択出力する選択回路と、遅延ディジタ
ルデータと選択回路から出力されたディジタルデータを
入力し、隣接ビット間の状態が異なる時に第１の状態
に、隣接ビット間の状態が同一の時に第２の状態になる
隣接ビット信号を出力する隣接ビット信号出力回路と、
ディジタルデータの最上位ビットから所望のレベルに相
当するビットまでに対応しない隣接ビット信号を強制的
に第２の状態にすべく、選択回路が遅延ディジタルデー
タを選択出力するように制御する制御信号出力回路と、
隣接ビット信号が第１の状態になることに応答して、デ
ィジタルデータが所望のレベル以上であることを検出す
るレベル検出回路とから構成されるレベル検出装置を提
供する。

《作用》本レベル検出装置によれば、２′Ｓコンプリメントコー
ドで表され、シリアル伝送されるディジタルデータは遅
延回路により遅延される。ディジタルデータと遅延ディ
ジタルデータは隣接ビット信号出力回路に入力され、デ
ィジタルデータの隣接ビットが比較され、隣接ビット間
の状態が異なる時に第１の状態に、隣接ビット間の状態
が同一の時に第２の状態になる隣接ビット信号として出
力される。出力された隣接ビット信号はレベル検出回路
に入力され、クロックに基づき、ディジタルデータの最
上位ビットから所望のレベルに相当するビットまでに対
応する隣接ビット信号の状態が検出され、第１の状態で
あるときに所望レベル以上であると判断される。

また本レベル検出装置によれば、２′Ｓコンプリメント
コードで表され、シリアル伝送されるディジタルデータ
は遅延回路により遅延される。ディジタルデータと遅延
ディジタルデータは隣接ビット信号出力回路に入力さ
れ、ディジタルデータの最上位ビットから所望のレベル
に相当するビットまでに対応する隣接ビット信号が比較
され、隣接ビット間の状態が異なる時に第１の状態に、
隣接ビット間の状態が同一の時に第２の状態になる隣接
ビット信号として出力される。出力された隣接ビット信
号はレベル検出回路に入力され、第１の状態であるとき
に所望レベル以上であると判断される。

また本レベル検出装置によれば、２′Ｓコンプリメント
コードで表され、シリアル伝送されるディジタルデータ
は遅延回路により遅延される。ディジタルデータと遅延
ディジタルデータは選択回路により選択出力される。デ
ィジタルデータと選択回路から出力されたディジタルデ
ータは隣接ビット信号出力回路に入力され、隣接ビット
間の状態が異なる時に第１の状態、隣接ビット間の状態
が同一の時に第２の状態になる隣接ビット信号として出
力される。制御信号出力回路はディジタルデータの最上
位ビットから所望のレベルに相当するビットまでに対応
しない隣接ビット信号を強制的に第２の状態にすべく、
選択回路がディジタルデータを選択出力するように制御
する。一方、出力された隣接ビット信号はレベル検出回
路に入力され、第１の状態であるときに所望レベル以上
であると判断される。

また本考案装置によれば、、２′Ｓコンプリメントコー
ドで表され、シリアル伝送されるディジタルデータは遅
延回路により遅延される。ディジタルデータと遅延ディ
ジタルデータは選択回路により選択出力される。遅延デ
ィジタルデータと選択回路から出力されたディジタルデ
ータは隣接ビット信号出力回路に入力され、隣接ビット
間の状態が異なる時に第１の状態、隣接ビット間の状態
が同一の時に第２の状態になる隣接ビット信号として出
力される。制御信号出力回路はディジタルデータの最上
位ビットから所望のレベルに相当するビットまでに対応
しない隣接ビット信号を強制的に第２の状態にすべく、
選択回路が遅延ディジタルデータを選択出力するように
制御する。一方、出力された隣接ビット信号はレベル検
出回路に入力され、第１の状態であるときに所望レベル
以上であると判断される。

《実施例》本考案は上述した問題点を解消したレベル検出装置を提
供するもので、以下、DATのS-ID記録に必要とするレベ
ル検出装置に適用した場合を第１図に示されるブロック
図を参照しながら説明する。

入力端子１に入力される直線量子化された入力ディジタ
ルデータは、ディジタル・オーディオ・インターフェイ
ス２（以下、DAIF2と略称する）の入力端子2₁に入力さ
れてDAIFフォーマットのデコード処理が行なわれて、出
力端子2₂からディジタル信号処理LSIフォーマット、
２′Ｓコンプリメントコードで表されたオーディオデー
タとなって出力される。また、DAIF2は端子2₃〜2₅にク
ロック発生回路が接続されることでPLL回路を構成し、
入力ディジタルデータに基づきマスタークロックを生成
し、このマスタークロックに基づく各種クロックにより
内部信号処理を行なうと共に、後述する信号処理回路４
に必要なシステムクロック（128FS）、ビットクロック
（BCK）、ワードクロック（WCK）およびL/Rクロック（L
RCK）を出力端子2₆〜2₉から出力する。またDAIF2は構成
したPLL回路のアンロック時に“H"となるアンロック信
号を出力端子2₁₀から出力する。

なお、システムクロック、ビットクロック、ワードクロ
ックおよびL/Rクロックは、夫々サンプリング周波数FS
（DATの場合には48kHz）の128倍、64倍、２倍および１
倍であり、ワードクロックが“H"の期間にビットクロッ
クに同期してオーディオデータがMSBからシリアル伝送
され、L/Rクロックが“L"でオーディオデータがLch、
“H"でRchであることを示している。（第３図参照） DAIF2から出力されたオーディオデータは信号処理回路
４の入力端子4₁に入力され、RAM5を用いてDATフォーマ
ットに従った記録信号処理が行なわれ、出力端子4₂から
記録RF信号として出力される。また、信号処理回路４は
信号処理に必要なシステムクロック、ビットクロック、
ワードクロックおよびL/Rクロックを入力端子4₃〜4₆か
ら入力する。

信号処理回路４から出力された記録RF信号は記録イコラ
イザアンプ６の入力端子6₁に入力され、出力端子6₂,6₃
からＡヘッド記録信号,Bヘッド記録信号として出力され
る。このＡヘッド記録信号,Bヘッド記録信号は回転ドラ
ム７に対向配置されたプラスアジマスの記録ヘッド8A,
マイナスアジマスの記録ヘッド8Bに夫々入力され、回転
ドラムに巻き付けられたテープＴ上に記録される。な
お、矢印A,Bは夫々回転ドラム７の回転方向，テープＴ
の走行方向を示し、テープＴの回転ドラム巻付角は90°
に設定されている。

９はマイコンであり、マイコン９は入力ポートP₁〜P₄に
一端が接地されている常開型の記録モードスイッチSW₁,
再生モードスイッチSW₂,一時停止モードスイッチSW₃お
よび停止モードスイッチSW₄が夫々接続され、また入力
ポートP₅にDAIF2から出力されるアンロック信号が入力
される。マイコン９は各モードスイッチの押圧により各
モード状態になるが、アンロック信号が“L"の時のみ、
記録モードになる。またマイコン９は、記録モード時に
出力ポートP₆,P₇から出力されるIDMUTE信号、RPLY信号
を“H"にし、後述されるAND23から出力されるSTID信号
が入力ポートP₈に入力される。更にマイコン９は、DAIF
2、信号処理回路４の間にコントロールラインが接続さ
れ、入力ポートP₈が“H"になるとテープＴに所定期間S-
ID信号が書き込まれるようにS-ID情報を信号処理回路４
に供給するもので、その他DAIF2からのサブコード情報
や、動作モード情報等を信号処理回路４に供給する。

ここで、S-ID信号の記録個所を知るべく、DATの記録フ
ォーマットを簡単に説明する。

第２図（Ａ）は、30Φ、90°ラップ角、2000rpmのドラ
ムを使用した時のトラックフォーマットを示したもの
で、図中“［］”内はブロック数（288ビット）であ
る。

このSUB-1は（Ｂ）に示されるように、サブコードID/SY
NC/ブロックアドレス＆サブコードID/が夫々８ビット／
データ（サブコードデータ＋パリティ）が256ビットの
計288ビットから構成される。なお、図中“［］”内
はビット数である。またSYNC/ブロックアドレス＆サブ
コードIDは更に（Ｃ）に示されるように偶数トラックと
奇数トラックでフォーマット異なり、偶数トラックはDA
TA ID/CONTROL IDが夫々４ビット/1/FORMAT IDが３ビッ
ト／ブロックアドレスが４ビットで構成され、奇数トラ
ックはPNO ID（２）/PNO ID（３）が夫々４ビット/1/PN
O ID（１）が３ビット／ブロックアドレスが４ビットで
構成される。また偶数トラックのDATA IDは（Ｄ）に示
されるように、TOC-ID/S-ID/プライオリティID/ショー
トニングIDが夫々１ビットで構成される。このようにS-
ID記録個所に偶数トラックのSUBコードエリアに存在
し、300フレーム±30フレームに渡って書込むことが規
定されている。なお、SUB-2もSUB-1同様である。

次に、本考案の特徴であるレベル検出装置およびその周
辺回路を説明する。

Ｄ型フリップフロップ（以下、D-FFと略称する）10はＤ
端子にマイクロ９から出力されたIDMUTE信号が、CK端子
にワードクロックが入力され、そのＱ端子がAND11の一
方の入力に接続される。AND11は他方の入力にDAIF2から
出力されたオーディオデータを入力し、その出力がD-FF
12のＤ端子とE-OR13の一方の入力に接続される。D-FF12
はCK端子にビットクロックが入力され、そのＱ端子がE-
OR13の他方の入力に接続され、E-OR13の出力はワンショ
ットマルチバイブレータ（以下、O-MVと略称する）14の
Ｂ端子に接続される。

一方、D-FF15はＤ端子にワードクロックが、CK端子にビ
ットクロックが入力され、そのＱ端子がD-FF16のCK端子
に接続される。D-FF16はＤ端子が常に“H"とされ、Ｑ出
力がOR17の一方の入力に接続される。またOR17は他方の
入力にビットクロックが入力され、その出力がO-MV14の
端子に接続される。

スイッチSW₇はフロントパネル（図示しない）に設けら
れるS-ID記録のオン／オフおよび検出レベル−40dB/−6
0dB選択を行なうスイッチであり、互いに連動するスイ
ッチSW₅,SW₆から構成され、スイッチSW₅は接点T₅₂,T₅₄
が抵抗R₁を介して電源に接続され、接点T₅₃がグランド
に接地され、またスイッチSW₆は接点T₆₂が抵抗R₁を介し
て電源に接続され、接点T₆₂,T₆₄がグランドに接地され
ている。よって、検出レベル−40dBがS-IDが自動記録さ
れるようにスイッチSW₇が図面上側に操作されると、各
スイッチSW₅,SW₆の接点T₅₁,T₆₁が共に“H"になり、S-ID
が自動記録されないようにスイッチSW₇が図面中側に操
作されると、各スイッチSW₅,SW₆の接点T₅₁,T₆₁が共に
“L"になり、また検出レベル−60dBでS-IDが自動記録さ
れるようにスイッチSW₇が図面下側に操作されると、各
スイッチSW₅,SW₆の接点T₅₁,T₆₁が夫々“H",“L"にな
る。なお、S-IDが自動記録されない場合には検出レベル
に関係ないので、スイッチSW₆の接点T₆₃は抵抗R₁を介し
て電源に接続してもよい。

スイッチSW₆の端子T₆₁は、カウンタ18のＤ端子と、INV1
9を介してＣ端子とＡ端子に接続され、Ｂ端子は常にグ
ランドに接地されている。カウンタ18は▲▼端
子にワードクロックが、CK端子にINV20を介したビット
クロックが入力され、RC端子がD-FF21のＤ端子に接続さ
れる。D-FF21はCK端子にビットクロックが入力され、
端子がD-FF16の▲▼端子に接続される。なお、カ
ウンタ18はＤ〜Ａ端子（Ｄ端子が上位側）の各状態でカ
ウント値がプリセットされるもので、LOAD端子が“L"に
なるとＤ〜Ａ端子の各状態を夫々QD〜QA端子（QD端子が
上位側）に出力し、LOAD端子が“H"になるとCK端子に入
力されるクロック毎にプリセットされたカウント値から
カウントアップし、そのカウント値をQD〜QA端子に出力
する。またカウンタ18はカウント値が最大（15）の時に
RC端子を“H"にするものである。

一方、O-MV14はCX端子がグランドに接地されると共にコ
ンデンサC₁を介してRX/CX端子に接続され、またRX/CX端
子が抵抗R₂,R₃を介して電源に接続される。また電源と
抵抗R₂,R₃の接続点にPNPトランジスタTR₁のエミッタと
コレクタが夫々接続され、トランジスタTR₁はベース、
エミッタ間に抵抗R₄が接続され、またベースに抵抗R₅を
介してRPLY信号が入力される。なお、O-MV14は、0.463
×C₁×（R₂＋R₃）の式により時定数が設定されるもの
で、ここではRPLY信号が“H"になると略２秒に、RPLY信
号が“L"になると略0.02秒になるようにC₁,R₂およびR₃
の値が設定されている。

O-MV22はＢ端子がO-MV14のＱ端子に接続され、端子が
クランドに接地されている。

またO-MV22はCX端子がグランドに接地されると共にコン
デンサC₂を介してRX/CX端子と接続され、またRX/CX端子
が抵抗R₆を介して電源に接続される。なお、O-MV22もO-
MV14同様に、0.463×C₂×R₆の式により時定数が設定さ
れるもので、ここでは略２秒になるようにC₂,R₆の値が
設定されている。なお、O-MV14,22はＢ端子が“H"で
端子が“L"になる時、端子が“L"でＢ端子が“H"にな
る時にトリガされるものである。

AND23は一方の入力がO-MV22のＱ端子に、他方の入力が
スイッチSW₅の端子T₅₁に接続され、マイコン９の入力ポ
ートP₈にSTID信号を出力する。

次に、検出レベル−40dBでS-IDが自動記録される場合に
おけるレベル検出装置の動作を説明する。この場合、ス
イッチSW₇が図面上側に操作されるので、スイッチSW₅,S
W₆の接点T₅₁,T₆₁が共に“H"になり、AND23の他方の入力
が“H"、カウンタ18のカウント値が８にプリセットされ
る。

先ず、停止モード時における動作を、第３図（Ａ）に示
されるタイミングチャートを参照しながら説明する。

停止モード時、マイコン９はIDMUTE信号、RPLY信号を共
に“L"とする。IDMUTE信号は、D-FF10によりWCKの立上
りでラッチされ、オーデイオデータのMSBに合わせて変
化出力される。IDMUTE信号が“L"なので、D-FF10のＱ端
子も“L"になり、AND11によってオーディオデータがミ
ュートされる。またRPLAY信号が“L"になると、トラン
ジスタTR₁がオンするため、O-MV14の時定数が略0.02秒
に設定される。

一方、D-FF12は、オーディオデータがビットクロックに
対し僅かに遅れているため（図示しない）、AND11から
出力されるオーディオデータの各ビットを次のビットク
ロック、例えばMSBを時刻t₂のビットクロック、2SBを時
刻t₃のビットクロック………、で取込み、Ｑ端子から出
力する。よってE-OR13はオーディオデータとビットクロ
ック一周期遅れたオーディオデータが入力され、ビット
間（MSBと2SB、2SBと3SB、………15SBとLSB）の排他論
理和を出力する。ここではAND11から出力されるオーデ
ィオデータがミュートされているので、D-FF12のＱ端
子、E-OR13の出力も“L"のままである。

一方、時刻t₁でワードクロックが“H"になると、カウン
タ18は時刻t₁以降のビットクロックの立下り毎にカウン
トアップを開始する。D-FF15は時刻t₂のビットクロック
でワードクロックの“H"を取込み、Ｑ端子を“H"にす
る。なお、ビットクロックがワードクロックに対して僅
かに遅れているために（図示しない）、D-FF15は時刻t₁
のビットクロックでワードクロックの“H"を取込むこと
ができない。D-FF15のＱ端子が“H"になると、D-FF16は
端子を“L"とし、以後OR16の出力がビットクロックと
同一となる。時刻t₈のビットクロックで、カウンタ18は
カウント値が最大“15"になり、RC端子を時刻t₈からビ
ットクロック一周期の間“H"とする。D-FF21は時刻t₃の
ビットクロックで端子を“L"にし、D-FF16がリセット
され端子を“H"にする。よってOR17の出力も以後“H"
になる。また時刻t₁₀のビットクロックで、D-FF15はワ
ードクロックの“L"を取込み、Ｑ端子を“L"とする。

このように、E-OR13からMSBと2SB、2SBと3SB、………6S
Bと7SBの論理結果が出力されるタイミングと合わせた時
刻t₃〜t₈に、OR17の出力が“L"になる。

OR17の出力が時刻t₃〜t₈に“L"になっても、E-OR13の出
力が常に“L"なので、O-MV14はトリガされずＱ端子を
“L"のままとする。よって、O-MV22もトリガされずＱ端
子を“L"のままとし、マイコン９の入力ポート_８も“L"
状態が続く。

次に、記録モード時における動作を、第３図（Ｂ）に示
されるタイミングチャートを参照しながら説明する。

記録モード時、マイコン９はIDMUTE信号、RPLY信号を共
に“H"とする。IDMUTE信号はD-FF10によりワードクロッ
クの立上りでラッチされ、オーデイオデータのMSBに合
わせて変化出力される。IDMUTE信号が“H"なので、D-FF
10のＱ端子も“H"になり、オーディオデータがAND11を
介して出力される。なお、第３図（Ｂ）におけるオーデ
ィオデータの値を“0000001011000000"とし、記録モー
ドになってから初めて検出レベル（−40dB）を越えたも
のとする。またRPLAY信号が“H"になると、トランジス
タTR₁がオフし、O-MV14の時定数が略２秒に設定され
る。

上記同様、D-FF12はAND11から出力されるオーディオデ
ータの各ビットを次のビットクロックで取込みＱ端子か
ら出力し、E-OR13はビット間（MSBと2SB、2SBと3SB、…
……15SBとLSB）の排他論理和を出力する。ここでオー
デイオデータが“0000001011000000"であるので、E-OR1
3は、オーディオデータの6SBと7SB、7SBと8SB、8SBと9S
B、10SBと11SBが入力された時に“H"を出力する。ま
た、E-OR13からMSBと2SB、2SBと3SB、………6SBと7SBの
論理結果が出力されるタイミングと合わせた時刻t₁₃〜t
₁₈に、OR17の出力が“L"になる。

OR17の出力が時刻t₁₃〜t₁₇に“L"になっても、E-OR13の
出力が常に“L"なので、O-MV14はトリガされずＱ端子を
“L"のままとする。よって、O-MV22もトリガされずＱ端
子を“L"のままとし、マイコン９の入力ポート_８も“L"
状態が続く。しかしながら、時刻t₁₈にOR17の出力“L"
になると、E-OR13の出力が“H"なので、O-MV14はトリガ
されＱ端子を“H"とする。よって、O-MV22もトリガされ
Ｑ端子を“H"とし、マイコン９の入力ポートP₇が“H"に
なる。マイコン９はこれを検出し、S-IDが書き込まれる
ように信号処理回路４に情報を送る。またO-MV22は、Ｑ
端子をトリガされた時刻t₁₈から２秒後に“L"にする。

以後、上記動作が繰り返され、O-MV14の時定数（２秒）
以内に−40dB以上（MSB〜7SBが同じ論理でない）のオー
ディオデータが続くと、再びO-MV14はトリガされ、Ｑ端
子を“H"のままとする。

また、O-MV14は、曲間等によって−40dB以下（MSB〜7SB
が同じ論理）のオーディオデータが２秒以上続くとＱ端
子を“L"にし、再び−40dB以上のオーディオデータが入
力されると、トリガされＱ端子を“H"にし、O-MV22もト
リガされＱ端子を“H"にする。よって、マイコン９の入
力ポートP₇が“H"になり、マイコン９は再びS-IDが書き
込まれるように信号処理回路４に情報を送る。

次に、各モード変更時における動作を第４図に示される
タイミングチャートを参照しながら説明する。

停止モードにおいて、上記したようにIDMUTE信号、RPLY
信号が“L"になっているので、AND11から出力されるデ
ィジタルデータがミュートされ、O-MV14,22はトリガさ
れずＱ端子を“L"のままとする。

時刻t₂₁に記録モードに移行すると、IDMUTE信号、RPLY
信号が“H"になり、AND11からディジタルデータが出力
されるようになる。時刻t₂₂でディジタルデータが検出
レベル以上であることが検出されると、O-MV14はトリガ
されＱ端子を“H"にし、O-MV22もトリガされＱ端子を
“H"にする。よって、マイコン９の入力ポートP₇が“H"
になり、マイコン９はS-IDが書き込まれるように信号処
理回路４に情報を送る。また、O-MV22は時刻t₂₂から２
秒後にＱ端子を“L"にする。以後、検出レベル以上のデ
ィジタルデータが続き、O-MV14は何度もトリガされＱ端
子を“H"のままとする。その後、ディジタルデータが検
出レベル以下になると、O-MV14は最後にトリガされた時
刻t₂₃から２秒後にＱ端子を“L"にする。

時刻t₂₄に一時停止モードに移行すると、停止モード同
様にIDMUTE信号、RPLY信号が“L"になり、AND11から出
力されるディジタルデータがミュートされ、O-MV14,22
はトリガされずＱ端子を“L"のままとする。またRPLY信
号が“L"になることで、O-MV14の時定数が0.02秒に設定
される。

時刻t₂₅に一時停止モードが解除され、再び記録モード
に移行すると、IDMUTE信号、RPLY信号が“H"になり、AN
D11からディジタルデータが出力されるようになる。時
刻t₂₆でディジタルデータが検出レベル以上であること
が検出されると、O-MV14はトリガされＱ端子を“H"と
し、O-MV22もトリガされＱ端子を“H"とする。よって、
マイコン９の入力ポートP₇が“H"になり、マイコン９は
再びS-IDが書き込まれるように信号処理回路４に情報を
送る。また、O-MV22は時刻t₂₆から２秒後にＱ端子を
“L"にする。以後、検出レベル以上のディジタルデータ
が続き、O-MV14は何度もトリガされＱ端子を“H"のまま
とする。

時刻t₂₇に、検出レベル以上のディジタルデータが続い
ている時、一時停止モードに移行すると、IDMUTE信号、
RPLY信号が“L"になり、AND11から出力されるディジタ
ルデータがミュートされ、またO-MV14の時定数が0.02秒
に設定される。よって、O-MV14は最後にトリガされた時
刻t₂₇直前から0.02秒後にＱ端子を“L"にする。

時刻t₂₈に一時停止モードが解除され、再び記録モード
に移行すると、IDMUTE信号、RPLY信号が“H"になり、AN
D11からディジタルデータが出力される。既にディジタ
ルデータが検出レベル以上であることから、O-MV14は直
ちにトリガされＱ端子を“H"にし、O-MV22もトリガされ
Ｑ端子を“H"にする。よって、マイコン９の入力ポート
P₇が“H"になり、マイコン９は再びS-IDが書き込まれる
ように信号処理回路４に情報を送る。また、O-MV22は時
刻t₂₈から２秒後にＱ端子を“L"にする。以後、AND11か
ら検出レベル以上のディジタルデータが出力され、O-MV
14は何度もトリガされＱ端子を“H"のままとする。

このように、記録モード時以外に、IDMUTE信号、RPLY信
号が“L"になることで、O-MV14は直ちにＱ端子を“L"に
し、オーディオデータが検出レベル以上の時に記録モー
ドに移行すれば、直ちにO-MV14,22がトリガされる。ま
た、オーディオデータが検出レベル以下の時に記録モー
ドに移行した場合には、オーディオデータが検出レベル
以上になるまでO-MV14,22がトリガされず、検出レベル
以上になって初めてO-MV14,22がトリガされる。また、
検出レベル以上のディジタルデータが続いている状態で
記録モード、一時停止モード、記録モードに移行する場
合に、例え一時停止モードが短時間（２秒以下）であっ
ても、O-MV14はRPLY信号により時定数が短く設定される
ので、Ｑ端子を直ちに“L"にし、再び記録モードに移行
してトリガされると、Ｑ端子を“H"にしてO-MV22がトリ
ガされる。よって、一時停止モードが短時間であって
も、記録モードになると確実にS-IDが書き込まれる。

なお、上記動作例においては、検出レベルが−40dBの時
で説明したが、−60dBの時にはカウンタ18が５にプリセ
ットされことで、E-OR13からMSBと2SB、2SBと3SB、……
…9SBと10SBの論理結果が出力されるタイミングと合わ
せた時刻に、OR17の出力が“L"になり、その他の動作は
−40dBの時と同一なので、その詳細な動作説明を省略す
る。

次に本考案レベル検出装置の他の実施例を、第５図乃至
第８図を参照しながら説明する。なお、第１図と同一の
構成には同一の番号を附してその説明を省略する。

第１図に示される実施例が、MSBから7SBに対応するビッ
トまでの隣接ビット信号の状態を検出するに、MSBからL
SBに亘る全てビットの隣接ビット信号がE-OR13から出力
され、MSBから7SBまでの隣接ビット信号に対応する期間
のみクロックがOR17から出力されるのに対し、第５図に
示される実施例は、E-OR13の出力をAND24の一方の入力
に接続し、D-FF16のＱ端子をAND24の他方の入力に接続
し、またAND24の出力をO-MV14のＢ端子に接続したもの
で、D-FF16のＱ端子から出力される信号でAND24を制御
することにより、検出レベルに対応しない隣接ビット信
号を“L"にし、O-MV14の端子にビットクロックを常に
供給するようにしたものである。

またO-MV14のＢ端子に検出レベルに対応する隣接ビット
信号のみが供給されるので、第６図に示されようにO-MV
14の端子をグランドに接続してもよい。この場合、O-
MV14がＢ端子の状態変化、即ち、隣接ビット信号の状態
変化でトリガされるので、AND24から確実にMSBから7SB
までの隣接ビット信号のみが出力されるように各論理回
路の遅延時間を十分に考慮する必要がある。

第７図は、E-OR13から検出レベルに対応する隣接ビット
信号のみが出力されるように、AND11の出力をAND25の一
方の入力に、D-FF12の出力をAND26の一方の入力に、D-F
F16のＱ端子，端子の出力を夫々AND25,26の他方の入
力に接続し、またAND25,26の出力をOR27を介してE-OR13
の他方の入力に接続したもので、D-FF16の出力で、AND2
5,26を制御することにより、所定期間に亘りE-OR13の両
入力にAND11の出力データを供給し、検出レベルに対応
しない隣接ビット信号を“L"にし、第５図同様にO-MV14
の端子にビットクロックを常に供給するようにしたも
のである。

第８図は、E-OR13から検出レベルに対応する隣接ビット
信号のみが出力されるように、AND11の出力をAND28の一
方の入力に、D-FF12の出力をAND29の一方の入力に、D-F
F16のＱ端子，端子の出力を夫々AND28,29の他方の入
力に接続し、またAND28,29の出力をOR30を介してE-OR13
の他方の入力に接続したもので、D-FF16の出力で、AND2
8,29を制御することにより、所定期間に亘りE-OR13の両
入力にD-FF13の出力データを供給し、検出レベルに対応
しない隣接ビット信号を“L"にし、第５図同様にO-MV14
の端子にビットクロックを常に供給するようにしたも
のである。

なお、第７図、第８図においても第６図のようにO-MV14
の端子をグランドに接続することが考えられるが、E-
OR13の両入力に同一の出力データを供給する際、第７図
においてはAND25,OR27、第８図においてはAND29,OR30の
遅延時間により、隣接ビット間の状態が異なるとき、E-
OR13の出力が“H"になる期間が生じ、誤動作の原因とな
るので望ましくない。

なお、本考案は上記実施例に限定されることなく種々の
態様を取得るものである。

例えば、上記実施例においては、DATのS-ID記録の為の
レベル検出装置に使用されているがこれに限定されるこ
となく種々の用途に使用することが出来、上記回路構成
に限定されるものでなく、またその検出レベルも−40d
B,−60dBに限定されない。

《考案の効果》本考案レベル検出装置によれば、ディジタルデータをシ
リアル状態のままで、そのレベルを検出するようにして
いるので、多くのゲート回路を必要とすることなく、回
路構成が簡単なものとなる。

【図面の簡単な説明】

第１図はDATに適用した場合における本考案レベル検出
装置の回路図、第２図はDATのトラックフォーマット
図、第３図（Ａ）は第１図に示される本考案装置の停止
モード時における動作状態を表わすタイミングチャー
ト、第３図（Ｂ）は第１図に示される本考案装置の記録
モード時における動作状態を表わすタイミングチャー
ト、第４図は第１図に示される本考案装置のモード変化
時における動作状態を表わすタイミングチャート、第５
図乃至第８図はDATに適用した場合における本考案装置
の他の実施例を示す回路図、第９図は従来のレベル検出
装置、第10図は第９図に示される従来のレベル検出装置
の各信号のタイミングチャートである。符号の説明１……入力端子、２……DAIF、４……信号処理回路、９
……マイコン、10,12,15,16,21……D-FF、11,23,24,25,
26,28,29……AND、13……E-OR、17,27,30……OR、18…
…カウンタ、19,20……INV。

Claims

【実用新案登録請求の範囲】

【請求項１】２′Ｓコンプリメントコードで表され、シ
リアル伝送されるディジタルデータのレベルを検出する
レベル検出装置であり、上記ディジタルデータを遅延する遅延回路と、上記ディジタルデータと上記遅延回路から出力された遅
延ディジタルデータを入力し、隣接ビット間の状態が異
なるときに第１の状態に、隣接ビット間の状態が同一の
時に第２の状態になる隣接ビット信号を出力する隣接ビ
ット信号出力回路と、上記隣接ビット信号の状態を検出するためのクロックを
出力するクロック発生回路と、上記ディジタルデータの最上位ビットから所望のレベル
に相当するビットまでに対応する上記隣接ビット信号が
第１の状態であることを、上記クロックに基づき検出す
るレベル検出回路とから構成されることを特徴とするレ
ベル検出装置。
【請求項２】２′Ｓコンプリメントコードで表され、シ
リアル伝送されるディジタルデータのレベルを検出する
レベル検出装置であり、上記ディジタルデータを遅延する遅延回路と、上記ディジタルデータと上記遅延回路から出力された遅
延ディジタルデータを入力し、最上位ビットから所望の
レベルに相当するビットまでに対応する隣接ビット間の
状態が異なる時に第１の状態に、隣接ビット間の状態が
同一の時に第２の状態になる隣接ビット信号を出力する
隣接ビット信号出力回路と、上記隣接ビット信号が第１の状態になることに応答し
て、上記ディジタルデータが所望のレベル以上であるこ
とを検出するレベル検出回路とから構成されたことを特
徴とするレベル検出装置。
【請求項３】２′Ｓコンプリメントコードで表され、シ
リアル伝送されるディジタルデータのレベルを検出する
レベル検出装置であり、上記ディジタルデータを遅延する遅延回路と、上記ディジタルデータと上記遅延回路から出力された遅
延ディジタルデータ選択出力する選択回路と、上記ディジタルデータと上記選択回路から出力されたデ
ィジタルデータを入力し、隣接ビット間の状態が異なる
時に第１の状態に、隣接ビット間の状態が同一の時に第
２の状態になる隣接ビット信号を出力する隣接ビット信
号出力回路と、上記ディジタルデータの最上位ビットから所望のレベル
に相当するビットまでに対応しない上記隣接ビット信号
を強制的に第２の状態にすべく、上記選択回路が上記デ
ィジタルデータを選択出力するように制御する制御信号
出力回路と、上記隣接ビット信号が第１の状態になることに応答し
て、上記ディジタルデータが所望のレベル以上であるこ
とを検出するレベル検出回路とから構成されたことを特
徴とするレベル検出装置。
【請求項４】２′Ｓコンプリメントコードで表され、シ
リアル伝送されるディジタルデータのレベルを検出する
レベル検出装置であり、上記ディジタルデータを遅延する遅延回路と、上記ディジタルデータと上記遅延回路から出力された遅
延ディジタルデータ選択出力する選択回路と、上記遅延ディジタルデータと上記選択回路から出力され
たディジタルデータを入力し、隣接ビット間の状態が異
なる時に第１の状態に、隣接ビット間の状態が同一の時
に第２の状態になる隣接ビット信号を出力する隣接ビッ
ト信号出力回路と、上記ディジタルデータの最上位ビットから所望のレベル
に相当するビットまでに対応しない上記隣接ビット信号
を強制的に第２の状態にすべく、上記選択回路が上記遅
延ディジタルデータを選択出力するように制御する制御
信号出力回路と、上記隣接ビット信号が第１の状態になることに応答し
て、上記ディジタルデータが所望のレベル以上であるこ
とを検出するレベル検出回路とから構成されたことを特
徴とするレベル検出装置。