JPH0725435U - ２ポートメモリのアービタ回路 - Google Patents

Abstract

(57)【要約】 【目的】 ２ポートメモリを使用するとき、１つのポー
トは書き込み専用とし、もう一方のポートは読み出し専
用として使用することがある。この時同一アドレスをア
クセスする事があり、一方では書き込み動作を、他方で
は読み込み動作をする場合が起こり得る。この時読み出
し側ではメモリに記憶されていたデータを読み出せず、
書き込み中に不定のデータを取り込む事がある。本考案
はこのようなときでも、メモリに記憶されているデータ
を間違いなく読み出せる回路を提供する。 【構成】 ２つのアドレスの大小を比較する比較器と、
低速動作しているアドレスにオフセット・アドレスを加
減算する演算回路と、その結果と高速動作しているアド
レスとの大小を比較する比較器と比較器の出力信号どう
しの論理的和を得る手段とから構成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

スペクトラム・アナライザにおいて１つの制御系で測定データをメモリに書き 込みし、同時に別の制御系でデータを読み出しする２ポートメモリのアドレス制 御に関する。

【０００２】

【従来の技術】

２ポートメモリとはメモリのアドレス信号の入力端子をＡ入力端子とＢ入力端 子との２系統持ちメモリ・セルは共有し、データの入出力端子もアドレスに対応 したＡ入出力端子とＢ入出力端子との２系統を持つメモリ素子である。そして同 時動作が可能である。従来の技術を図３に示す。この例では制御回路Ａ１１は、 図には示していないが、外部から取り込んだデータ信号を、２ポートメモリ１３ のアドレスＡをアクセスしながら書き込みを行う。一方、制御回路Ｂ１２は最小 のアドレス（メモリのアドレス値の一番小さな値）から最終アドレスまでを順番 にアクセスし、メモリ１３に書き込まれたデータを順次読み出しながら、図には 示していないが次の回路や装置にデータを送り出す機能を持つ。制御回路Ａ１１ とＢ１２とは、非同期で動作する。

【０００３】

【考案が解決しようとする課題】

上述したように２つの制御回路１１，１２とにより、２ポートメモリ１３の書 き込み動作と読み出し動作とをランダムに行っているとき、同一アドレスがアク セスされる場合が発生し得る。又、一般的に読み出し動作側は図２に示すように 高速読み出し動作をする場合があり、書き込みアドレスＡ値が読み出しアドレス Ｂ値より大きな値であっても、アドレスＢ値はアドレスＡ値に追いつくことがあ る。書き込みアドレス２１と読み出しアドレス２２とが一致した場合に、読み出 し側のデータはメモリに記憶されてあったデータを、間違いなく読み出すことが 保証されないという問題を有する。なぜならば、一方では同一アドレスに書き込 み動作を行っているために、新しく書き込んでいるデータを読み出してくる可能 性があるからである。この結果、例えば制御回路Ｂ１２でプロッタやブラウン管 などに一連のデータを出力して表示させている最中では、異常な表示をすること が発生する。本考案は同一アドレスが同時にアクセスされた場合に、書き込み動 作を停止する制御回路を提供することを目的とする。

【０００４】

【課題を解決するための手段】

書き込み動作を行う制御回路Ａから出力されるアドレス信号Ａと、読み出し動 作を行う制御回路Ｂから出力されるアドレス信号Ｂとを、入力としてアドレス信 号Ｂ＞アドレス信号Ａの条件が成立するとき書き込み許可信号Ａを出力する比較 器Ａを設ける。アドレス信号Ａとオフセットアドレス信号とを入力とし減算を行 い、その結果の出力信号とアドレス信号Ｂとを入力として、減算結果出力信号＞ アドレス信号Ｂの条件が成立するとき、書き込み許可信号Ｂを出力する比較器Ｂ を設ける。書き込み許可信号ＡとＢとを入力信号とするオア回路を設けその出力 信号を書き込み許可信号とする。書き込み許可信号をメモリに書き込み側にある 書き込み動作制御回路に入力する。

【０００５】

【作用】

比較器Ａは書き込みアドレス＞読み出しアドレスの条件が成立するときに、書 き込み許可信号Ａを出力する。オフセット・アドレス値は書き込みアドレス値と 読み出しアドレス値との差がどこまでなら許せるかを示す値である。演算回路は （書き込みアドレス−オフセットアドレス）の値を出力する。比較器Ｂは（書き 込みアドレス−オフセットアドレス）＞読み出しアドレスの条件が成立するとき 書き込み許可信号Ｂを出力する。オア回路の出力は（読み出しアドレス＞書き込 みアドレス）及び｛（書き込みアドレス−オフセットアドレス）＞読み出しアド レス｝の条件が成立しているときに、書き込み許可信号を出力する。書き込み許 可信号は書き込み動作中の書き込み制御回路へ入力されて、該信号の発生してい る期間のみ書き込み動作を実行し得るよう回路を制御する。

【０００６】

【実施例】 実施例を図１に示す。制御回路Ａ１１は、図には示していないが測定器を制御 する信号ラインと測定データ信号を受け取る信号ラインが接続されてある。又、 制御回路Ａ１１からはアドレスＡ信号２１が出力されており、メモリ１３のＡポ ートアドレス入力と比較器Ａ１４のＡポート入力と演算回路１６のＡ入力にそれ ぞれ接続されている。更に制御回路Ａ１１からはデータ信号が出力されており、 メモリ１３のＡポートデータ入出力に接続される。

【０００７】 制御回路Ｂ１２からはアドレスＢ信号２２が出力されており、メモリ１３のＢ ポートアドレス入力と比較器Ａ１４のＢポート入力と比較器Ｂ１５のＢポート入 力とにそれぞれ接続されてある。更に制御回路Ｂ１２からはデータ信号が出力さ れてメモリ１３のＢポートデータ入出力に接続される。制御回路Ｂ１２は図には 示していないがメモリ１３のデータを取り込んだ後、別のデータ信号ラインが表 示装置などに接続され、メモリの内容を表示したりする。比較器Ａ１４の出力ラ イン２５と比較器Ｂ１５の出力ライン２６とはオア回路１７に入力され、オア回 路１７の出力２７は制御回路Ａ１１に入力される。演算回路１６の出力ライン２ ４は比較器Ｂ１５のＡポート入力に接続される。

【０００８】 オフセットアドレス値２３は図には示していないがレジスタを持ち、別の制御 回路あるいは制御回路Ａ１１からその値をあらかじめ設定されている。制御回路 Ａ１１は測定データを取り込む一方そのデータをメモリ１３のＡポートを介して アドレスＡをアクセスしながらメモリ１３に順次書き込み動作を繰り返す。一方 制御回路Ｂ１２はメモリ１３のＢポートを介して、メモリ１３の最小のアドレス から最終アドレス迄を、順次インクルメントしながらデータを読み出し、図には 示していないが例えばブラウン管などの表示装置に次々と出力し、この動作を繰 り返す。制御回路はお互い非同期であり、又、２ポートメモリ１３のアドレスＡ のインクルメントは低速で行われ、アドレスＢのインクルメントは高速で行われ ている。

【０００９】 このようにして、アドレスＡは低速で、一方アドレスＢは高速でインクルメン トされて動作しているときに、アドレスＡ＜アドレスＢである期間は比較器Ａは 書き込み許可信号Ａ２５を出力している。一方比較器ＢはアドレスＡ＜アドレス Ｂである期間は書き込み許可信号Ｂ２６は出力されない。次にアドレスＡ＞アド レスＢになると比較器Ａは書き込み許可信号Ａ２５を出力しなくなる。一方比較 器Ｂは｛（アドレスＡ−オフセット・アドレス）＞アドレスＢ｝であれば書き込 み許可信号Ｂ２６を出力し、｛（アドレスＡ−オフセット・アドレス）＜アドレ スＢ｝になると書き込み許可信号Ｂ２６を出力しなくなる。

【００１０】 書き込み許可信号Ａ２５とＢ２６とがオア回路１７を通った結果の書き込み許 可信号２７は制御回路Ａ１１の書き込み動作制御回路へフィードバックされ、こ の許可信号がある期間のみアドレスＡのインクルメントと書き込み動作とを許可 している。又、書き込み許可信号２７は｛（アドレスＡ−オフセット・アドレス ）＜アドレスＢ｝のときだけ出力されず、その結果制御回路Ａ１１は書き込み動 作を一時停止することになる。即ち、アドレスＡ値がアドレスＢ値よりは大きく その値が接近している場合には、アドレスＢはすぐにアドレスＡに追いつく場合 が発生する。そのためにアドレスＢ値がアドレスＡ値からオフセット・アドレス 値を減算した値の範囲ににはいると、書き込み許可信号２７が出力されなくなる 。その結果制御回路Ａ１１は書き込みのアドレスのインクルメントと書き込み動 作とを一時停止しする。制御回路Ｂ１２はそのまま読み出し動作を続行し、アド レスＢ＞アドレスＡになると比較器Ａ１４から書き込み許可信号Ａ２５が出力さ れて、制御回路Ａ１１による書き込み動作を再開する。

【００１１】

【考案の効果】

本考案により以下に示す効果を奏する。この結果制御回路１と２とが同時に同 一アドレスをアクセスしたときに、書き込みと読み出しの動作を同時に実行する ことを回避できた。従って、制御回路Ｂで２ポートメモリの内容を繰り返し読み 出して、表示装置にデータを表示させても常に正しい表示をすることができ、異 常値を表示することを防止できた。

【図面の簡単な説明】

【図１】実施例１を示す回路のブロック図である。

【図２】アドレスＡとアドレスＢとのアクセス状態を示
す図である。

【図３】従来の技術を示す回路のブロック図である。

【符号の説明】

１１ 制御回路Ａ １２ 制御回路Ｂ １３ ２ポートメモリ １４ 比較器Ａ １５ 比較器Ｂ １６ 演算回路 １７ オア回路 ２１ アドレスＡ信号 ２２ アドレスＢ信号 ２３ オフセット・アドレス信号 ２４ 演算結果出力信号 ２５ 書き込み許可信号Ａ ２６ 書き込み許可信号Ｂ ２７ 書き込み許可信号

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 ２ポートメモリの２つのアドレスポート
   を同時にアクセスする回路において、 書き込み側のアドレス信号Ａと読み出し側のアドレス信
   号Ｂとを入力信号とし、アドレス信号Ｂ＞アドレス信号
   Ａが成立するときに書き込み許可信号Ａを得る手段と、 アドレス信号Ａとオフセット・アドレス信号とを入力と
   し、演算結果の出力信号を得る手段と、 該演算結果の出力信号とアドレス信号Ｂとを入力とし、
   演算結果の出力信号＞アドレス信号Ｂが成立するときに
   書き込み許可信号Ｂを得る手段と、 書き込み許可信号Ａと書き込み許可信号Ｂとの論理的和
   の出力である書き込み許可信号を得る手段と、 書き込み許可信号により書き込み側回路の書き込み動作
   を制御する手段と、 を具備することを特徴とする２ポートメモリのアービタ
   回路。