JPH11237442A - 半導体試験装置のバス制御方式 - Google Patents
半導体試験装置のバス制御方式Info
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- JPH11237442A JPH11237442A JP10039875A JP3987598A JPH11237442A JP H11237442 A JPH11237442 A JP H11237442A JP 10039875 A JP10039875 A JP 10039875A JP 3987598 A JP3987598 A JP 3987598A JP H11237442 A JPH11237442 A JP H11237442A
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- 238000000034 method Methods 0.000 claims abstract description 12
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- 238000012544 monitoring process Methods 0.000 abstract description 8
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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Abstract
(57)【要約】
【課題】 本発明は、フラグセンス等の様に、同一アド
レスのデータを繰り返し読みだす動作が高速に実行でき
る半導体試験装置のバス制御方式を提供する。 【解決手段】 ＣＰＵに接続された内部バスと、該内部
バスと外部バスとのインタフェースとを介して、外部バ
スに接続されたレジスタのデータをＣＰＵから読み出し
する半導体試験装置のバス制御方式において、前記外部
バスの読み出しデータラインから直接読み出し可能なレ
ジスタと、前記内部バスにおける一つ前のアドレスとコ
マンドと、今回のアドレスとコマンドとを比較し、同じ
場合は前記読み出しデータに直結しているレジスタを有
効にし、異なる場合は前記内部バスと外部バスとのイン
タフェースを有効とするアドレス監視回路とを具備した
解決手段。
レスのデータを繰り返し読みだす動作が高速に実行でき
る半導体試験装置のバス制御方式を提供する。 【解決手段】 ＣＰＵに接続された内部バスと、該内部
バスと外部バスとのインタフェースとを介して、外部バ
スに接続されたレジスタのデータをＣＰＵから読み出し
する半導体試験装置のバス制御方式において、前記外部
バスの読み出しデータラインから直接読み出し可能なレ
ジスタと、前記内部バスにおける一つ前のアドレスとコ
マンドと、今回のアドレスとコマンドとを比較し、同じ
場合は前記読み出しデータに直結しているレジスタを有
効にし、異なる場合は前記内部バスと外部バスとのイン
タフェースを有効とするアドレス監視回路とを具備した
解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、フラグセンス等の
ように、同一アドレスのデータを繰り返し読みだす動作
が高速に実行できる半導体試験装置のバス制御方式に関
する。
ように、同一アドレスのデータを繰り返し読みだす動作
が高速に実行できる半導体試験装置のバス制御方式に関
する。
【０００２】
【従来の技術】従来技術の例について、図４と図５とを
参照して構成と動作について説明する。図４に示すよう
に、従来の半導体試験装置のバスの要部は、内部バス１
００に接続されるＣＰＵ１０と、メモリ２０と、内部バ
スＩ／Ｆ３０と、バッファゲート９４と、外部バス２０
０に接続された外部バスＩ／Ｆ３１と、デコーダ５０、
５１、５２と、レジスタ６１、６２、６３と、バッファ
ゲート９１〜９４と、ドライバ９６とで構成している。
参照して構成と動作について説明する。図４に示すよう
に、従来の半導体試験装置のバスの要部は、内部バス１
００に接続されるＣＰＵ１０と、メモリ２０と、内部バ
スＩ／Ｆ３０と、バッファゲート９４と、外部バス２０
０に接続された外部バスＩ／Ｆ３１と、デコーダ５０、
５１、５２と、レジスタ６１、６２、６３と、バッファ
ゲート９１〜９４と、ドライバ９６とで構成している。
【０００３】ＣＰＵ１０は、半導体試験装置の各部を制
御するプロセッサであり、各ユニットのレジスタ６１、
６２、６３のデータ書き込みと読み出しにより各ユニッ
トを制御している。メモリ２０は、半導体試験をおこな
うためのプログラム等を格納する。
御するプロセッサであり、各ユニットのレジスタ６１、
６２、６３のデータ書き込みと読み出しにより各ユニッ
トを制御している。メモリ２０は、半導体試験をおこな
うためのプログラム等を格納する。
【０００４】レジスタ６１、６２、６３は、半導体試験
装置を構成している各ユニットの制御用のレジスタであ
り、一般には多数あるが説明を簡明とするため３個の例
としている。
装置を構成している各ユニットの制御用のレジスタであ
り、一般には多数あるが説明を簡明とするため３個の例
としている。
【０００５】内部バスＩ／Ｆ３０と外部バスＩ／Ｆ３１
とは、内部バスと外部バス間のレベルやタイミングの違
いを整合するインタフェースである。
とは、内部バスと外部バス間のレベルやタイミングの違
いを整合するインタフェースである。
【０００６】デコーダ５０は、入力のコマンドが書き込
み命令のときはデコーダ５２に、読み出し命令のときは
デコーダ５３にコマンドを出力する デコーダ５１は、入力の書き込み命令をデコードして、
ＷＴデータをデコードしたアドレスのレジスタ６１〜６
３に書き込む。デコーダ５２は、入力の読み出し命令を
デコードして、デコードしたアドレスのバッファゲート
９１〜９３から読み出し信号を出力する。
み命令のときはデコーダ５２に、読み出し命令のときは
デコーダ５３にコマンドを出力する デコーダ５１は、入力の書き込み命令をデコードして、
ＷＴデータをデコードしたアドレスのレジスタ６１〜６
３に書き込む。デコーダ５２は、入力の読み出し命令を
デコードして、デコードしたアドレスのバッファゲート
９１〜９３から読み出し信号を出力する。
【０００７】バッファゲート９１〜９４は、読み出し制
御信号により出力するかどうかを制御できるバッファで
ある。ドライバ９６は、長い伝送ラインである外部バス
２００に読み出しデータ（ＲＤデータ）を出力する。
御信号により出力するかどうかを制御できるバッファで
ある。ドライバ９６は、長い伝送ラインである外部バス
２００に読み出しデータ（ＲＤデータ）を出力する。
【０００８】ところで、内部バス１００は、ＣＰＵバス
であり高速のバスである。例えば、クロックレートは１
００ＭＨｚで動作しているとすると、４バイト３２ビッ
トを転送するレートは４００Ｍバイト／sec の高速動作
となる。
であり高速のバスである。例えば、クロックレートは１
００ＭＨｚで動作しているとすると、４バイト３２ビッ
トを転送するレートは４００Ｍバイト／sec の高速動作
となる。
【０００９】一方、外部バス２００は、各ユニットのレ
ジスタを制御するバスであり、バスラインが長くなり波
形品質が劣化しないように一般に低速動作である。例え
ば、転送レートは数Ｍバイト／sec 〜数１０Ｍバイト／
sec であり、内部バスに比較して約一桁遅い。
ジスタを制御するバスであり、バスラインが長くなり波
形品質が劣化しないように一般に低速動作である。例え
ば、転送レートは数Ｍバイト／sec 〜数１０Ｍバイト／
sec であり、内部バスに比較して約一桁遅い。
【００１０】次に、フラグセンスのように同一アドレス
を繰り返し読みだす動作について、図５のタイミングチ
ャートを参照して説明する。例えば、レジスタ６１のデ
ータがＡからＢに変化した場合、同じアドレスのデータ
を繰り返し読みだして検出するような場合について説明
する。
を繰り返し読みだす動作について、図５のタイミングチ
ャートを参照して説明する。例えば、レジスタ６１のデ
ータがＡからＢに変化した場合、同じアドレスのデータ
を繰り返し読みだして検出するような場合について説明
する。
【００１１】ＣＰＵ１０から、内部バス１００のコマン
ドライン１１０によりコマンドの読み出し命令であるＲ
Ｄ命令１を、またレジスタアドレスライン１２０により
レジスタ６１のアドレスを出力し、内部バスＩ／Ｆ３０
と外部バスＩ／Ｆ３１を介して、外部バス２００のコマ
ンドライン２１０によりＲＤ命令１を、またレジスタア
ドレスライン２２０によりレジスタ６１のアドレスを転
送している。
ドライン１１０によりコマンドの読み出し命令であるＲ
Ｄ命令１を、またレジスタアドレスライン１２０により
レジスタ６１のアドレスを出力し、内部バスＩ／Ｆ３０
と外部バスＩ／Ｆ３１を介して、外部バス２００のコマ
ンドライン２１０によりＲＤ命令１を、またレジスタア
ドレスライン２２０によりレジスタ６１のアドレスを転
送している。
【００１２】そして、ＲＤ命令１は、デコーダ５２に与
えられて、レジスタ６１のアドレスに対応するバッファ
ゲート９１の読み出しデータＡの出力を可能としてい
る。
えられて、レジスタ６１のアドレスに対応するバッファ
ゲート９１の読み出しデータＡの出力を可能としてい
る。
【００１３】レジスタ６１の読み出しデータＡは、レジ
スタ６１にアドレスが与えられてからアクセス時間後に
出力される。読み出されたデータＡは、ドライバ９６に
より外部バス２００のＲＤデータライン２３０に転送さ
れる。
スタ６１にアドレスが与えられてからアクセス時間後に
出力される。読み出されたデータＡは、ドライバ９６に
より外部バス２００のＲＤデータライン２３０に転送さ
れる。
【００１４】さらに、読み出されたデータＡは、外部バ
スＩ／Ｆ３１と内部バスＩ／Ｆ３０とにより変換され、
バッファゲート９４を介してＲＤデータライン１３０か
ら内部バス１００に出力されてＣＰＵ１０に転送され
る。
スＩ／Ｆ３１と内部バスＩ／Ｆ３０とにより変換され、
バッファゲート９４を介してＲＤデータライン１３０か
ら内部バス１００に出力されてＣＰＵ１０に転送され
る。
【００１５】以上により、ＣＰＵ１０のＲＤ命令１を出
力してから、ＣＰＵ１０にレジスタのデータＡが読みだ
される。次に、同じアドレスに対して２回目のＲＤ命令
２を出力してからレジスタ６１のデータＢを読みだすま
での動作はＲＤ命令１の場合と同様である。
力してから、ＣＰＵ１０にレジスタのデータＡが読みだ
される。次に、同じアドレスに対して２回目のＲＤ命令
２を出力してからレジスタ６１のデータＢを読みだすま
での動作はＲＤ命令１の場合と同様である。
【００１６】つまり、同一アドレスに低速動作の外部バ
ス２００を介してアドレスを与えて、またＲＤデータも
低速動作の外部バス２００を介して読みだすので、１回
目のＲＤ命令１と２回目のＲＤ命令２とのサイクルタイ
ムは同じで高速の読み出しができない。
ス２００を介してアドレスを与えて、またＲＤデータも
低速動作の外部バス２００を介して読みだすので、１回
目のＲＤ命令１と２回目のＲＤ命令２とのサイクルタイ
ムは同じで高速の読み出しができない。
【００１７】従って、同一アドレスのデータがＡからＢ
に変化しても、ＣＰＵ１０では、その変化をすぐに読み
出すことができない。
に変化しても、ＣＰＵ１０では、その変化をすぐに読み
出すことができない。
【００１８】
【発明が解決しようとする課題】上記説明のように、同
一アドレスのデータを繰り返し読みだす動作をする場合
であっても、ＲＤ命令とアドレスを毎回低速動作の外部
バスを介して実行するので、レジスタの読み出しまでの
実行時間が長くなる実用上の不便があった。そこで、本
発明は、こうした問題に鑑みなされたもので、その目的
は、フラグセンス等の様に、同一アドレスのデータを繰
り返し読みだす動作が高速に実行できる半導体試験装置
のバス制御方式を提供することにある。
一アドレスのデータを繰り返し読みだす動作をする場合
であっても、ＲＤ命令とアドレスを毎回低速動作の外部
バスを介して実行するので、レジスタの読み出しまでの
実行時間が長くなる実用上の不便があった。そこで、本
発明は、こうした問題に鑑みなされたもので、その目的
は、フラグセンス等の様に、同一アドレスのデータを繰
り返し読みだす動作が高速に実行できる半導体試験装置
のバス制御方式を提供することにある。
【００１９】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、ＣＰＵに接続された
内部バスと、該内部バスと外部バスとのインタフェース
とを介して、外部バスに接続されたレジスタのデータを
ＣＰＵから読み出しする半導体試験装置のバス制御方式
において、前記外部バスの読み出しデータラインから直
接読み出し可能なレジスタと、前記内部バスにおける一
つ前のアドレスとコマンドと、今回のアドレスとコマン
ドとを比較し、同じ場合は前記読み出しデータから直接
読み出し可能なレジスタを有効にし、異なる場合は前記
内部バスと外部バスとのインタフェースを有効とするア
ドレス監視装置と、を具備したことを特徴とした半導体
試験装置のバス制御方式を要旨としている。
るためになされた本発明の第１は、ＣＰＵに接続された
内部バスと、該内部バスと外部バスとのインタフェース
とを介して、外部バスに接続されたレジスタのデータを
ＣＰＵから読み出しする半導体試験装置のバス制御方式
において、前記外部バスの読み出しデータラインから直
接読み出し可能なレジスタと、前記内部バスにおける一
つ前のアドレスとコマンドと、今回のアドレスとコマン
ドとを比較し、同じ場合は前記読み出しデータから直接
読み出し可能なレジスタを有効にし、異なる場合は前記
内部バスと外部バスとのインタフェースを有効とするア
ドレス監視装置と、を具備したことを特徴とした半導体
試験装置のバス制御方式を要旨としている。
【００２０】また、上記目的を達成するためになされた
本発明の第２は、ＣＰＵに接続された内部バスと、該内
部バスと外部バスとのインタフェースとを介して、外部
バスに接続されたレジスタのデータをＣＰＵから読み出
しする半導体試験装置のバス制御方式において、前記外
部バスの読み出しデータラインから直接読み出し可能な
レジスタと、前記内部バスにおける一つ前のアドレスと
コマンドと、今回のアドレスとコマンドとを比較し、同
じ場合は前記読み出しデータラインから直接読み出し可
能なレジスタを有効にし、異なる場合は前記内部バスと
外部バスとのインタフェースを有効とするアドレス監視
装置と、アドレスまたはコマンドが変化するまで、前記
外部バスのアドレスと読み出し命令を保持して、読み出
しデータを読み出しデータラインに出力するラッチ手段
と、を具備して、ＣＰＵからの読み出し命令が完了した
後でも読み出しデータを外部バスに出力できるように
し、該外部バスの読み出しデータを内部バスに直接読み
だせることを特徴とした半導体試験装置のバス制御方式
を要旨としている。
本発明の第２は、ＣＰＵに接続された内部バスと、該内
部バスと外部バスとのインタフェースとを介して、外部
バスに接続されたレジスタのデータをＣＰＵから読み出
しする半導体試験装置のバス制御方式において、前記外
部バスの読み出しデータラインから直接読み出し可能な
レジスタと、前記内部バスにおける一つ前のアドレスと
コマンドと、今回のアドレスとコマンドとを比較し、同
じ場合は前記読み出しデータラインから直接読み出し可
能なレジスタを有効にし、異なる場合は前記内部バスと
外部バスとのインタフェースを有効とするアドレス監視
装置と、アドレスまたはコマンドが変化するまで、前記
外部バスのアドレスと読み出し命令を保持して、読み出
しデータを読み出しデータラインに出力するラッチ手段
と、を具備して、ＣＰＵからの読み出し命令が完了した
後でも読み出しデータを外部バスに出力できるように
し、該外部バスの読み出しデータを内部バスに直接読み
だせることを特徴とした半導体試験装置のバス制御方式
を要旨としている。
【００２１】そして、上記目的を達成するためになされ
た本発明の第３は、本発明の第１または２記載のアドレ
ス監視装置の動作をソフトウェアで実行している半導体
試験装置のバス制御方式を要旨としている。
た本発明の第３は、本発明の第１または２記載のアドレ
ス監視装置の動作をソフトウェアで実行している半導体
試験装置のバス制御方式を要旨としている。
【００２２】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００２３】
【実施例】（実施例１）本発明の実施例１について、図
１と図２とを参照して構成と動作について説明する。図
１に示すように、実施例１における半導体試験装置のバ
スの要部は、内部バス１００に接続されるＣＰＵ１０
と、メモリ２０と、内部バスＩ／Ｆ３０と、バッファゲ
ート９５と、外部バス２００に接続された外部バスＩ／
Ｆ３１と、デコーダ５０、５１、５２と、レジスタ６
１、６２、６３と、バッファゲート９１〜９４との従来
構成に、ラッチ４２、４３と、コントロール手段４０
と、アドレス監視回路７０と、レジスタ８０と、バッフ
ァゲート９５とを追加した構成となっている。
１と図２とを参照して構成と動作について説明する。図
１に示すように、実施例１における半導体試験装置のバ
スの要部は、内部バス１００に接続されるＣＰＵ１０
と、メモリ２０と、内部バスＩ／Ｆ３０と、バッファゲ
ート９５と、外部バス２００に接続された外部バスＩ／
Ｆ３１と、デコーダ５０、５１、５２と、レジスタ６
１、６２、６３と、バッファゲート９１〜９４との従来
構成に、ラッチ４２、４３と、コントロール手段４０
と、アドレス監視回路７０と、レジスタ８０と、バッフ
ァゲート９５とを追加した構成となっている。
【００２４】従来と同じ構成要素については従来技術と
同様の動作なので説明を省略する。アドレス監視回路７
０は、内部バス１００のアドレスライン１２０とコマン
ドライン１１０の１つ前のアドレスとコマンドと、今回
のアドレスとコマンドとを比較して同じであれば、レジ
スタ８０の出力を有効として、内部バスＩ／Ｆ３０の出
力を出さないようにし、反対に１つ前のアドレスとコマ
ンドと、今回のアドレスとコマンドとを比較して同じな
ければ、内部バスＩ／Ｆ３０の出力を出し、レジスタ８
０から出力が出ないように制御する回路である。
同様の動作なので説明を省略する。アドレス監視回路７
０は、内部バス１００のアドレスライン１２０とコマン
ドライン１１０の１つ前のアドレスとコマンドと、今回
のアドレスとコマンドとを比較して同じであれば、レジ
スタ８０の出力を有効として、内部バスＩ／Ｆ３０の出
力を出さないようにし、反対に１つ前のアドレスとコマ
ンドと、今回のアドレスとコマンドとを比較して同じな
ければ、内部バスＩ／Ｆ３０の出力を出し、レジスタ８
０から出力が出ないように制御する回路である。
【００２５】ラッチ４２とラッチ４３は、外部バス２０
０の動作が終了したあともＲＤ命令とアドレスが変化す
るまで情報を保持するラッチ手段である。コントロール
手段４０は、アドレスまたはＲＤ命令が変化するかどう
かによりラッチ４２とラッチ４３とを制御している。
０の動作が終了したあともＲＤ命令とアドレスが変化す
るまで情報を保持するラッチ手段である。コントロール
手段４０は、アドレスまたはＲＤ命令が変化するかどう
かによりラッチ４２とラッチ４３とを制御している。
【００２６】レジスタ８０は、外部バス２００のＲＤデ
ータをアドレス監視回路７０の制御信号により直接読み
だしてバッファゲート９５を介して内部バス１００の直
接ＲＤデータライン１５０に出力している。
ータをアドレス監視回路７０の制御信号により直接読み
だしてバッファゲート９５を介して内部バス１００の直
接ＲＤデータライン１５０に出力している。
【００２７】次に、従来と同様にレジスタ６１のデータ
がＡからＢに変化する状態を、同じアドレスを繰り返し
読みだして検出する場合について図２を参照して説明す
る。
がＡからＢに変化する状態を、同じアドレスを繰り返し
読みだして検出する場合について図２を参照して説明す
る。
【００２８】ＣＰＵ１０から１回目のＲＤ命令１を出力
してから、レジスタ６１のＲＤデータがＣＰＵ１０に読
みだされる動作は従来とおなじである。しかし、次に同
じアドレスに対して、２回目のＲＤ命令２をＣＰＵ１０
から出力して、ＣＰＵ１０に同じアドレスのデータを読
みだすまでの動作はＲＤ命令１の場合と異なる。
してから、レジスタ６１のＲＤデータがＣＰＵ１０に読
みだされる動作は従来とおなじである。しかし、次に同
じアドレスに対して、２回目のＲＤ命令２をＣＰＵ１０
から出力して、ＣＰＵ１０に同じアドレスのデータを読
みだすまでの動作はＲＤ命令１の場合と異なる。
【００２９】すなわち、図１に示すアドレス監視回路７
０において、内部バス１００のアドレスライン１２０と
コマンドライン１１０の１つ前のアドレスとコマンド
と、今回のアドレスとコマンドとを比較して同じであれ
ば、内部バスＩ／Ｆ３０とレジスタ８０から出力を出さ
ないようにしているので、同じアドレスと同じ読み出し
コマンドであるＲＤ命令２であれば、内部バスＩ／Ｆ３
０の出力を止めて、レジスタ８０を有効としている。
０において、内部バス１００のアドレスライン１２０と
コマンドライン１１０の１つ前のアドレスとコマンド
と、今回のアドレスとコマンドとを比較して同じであれ
ば、内部バスＩ／Ｆ３０とレジスタ８０から出力を出さ
ないようにしているので、同じアドレスと同じ読み出し
コマンドであるＲＤ命令２であれば、内部バスＩ／Ｆ３
０の出力を止めて、レジスタ８０を有効としている。
【００３０】つまり、２回目のＲＤ命令２は同じアドレ
スと同じ読み出しコマンドであるから、ＲＤコマンドラ
ッチ３１０はＲＤ命令１を保持し、レジスタアドレスの
ラッチ３２０は一つ前のアドレスを保持している。従っ
て、レジスタ６１のデータがＡからＢに変化したデータ
は、バッファゲート９１とドライバ９６により、外部バ
ス２００のＲＤデータライン２３０にデータＢが出力さ
れる。
スと同じ読み出しコマンドであるから、ＲＤコマンドラ
ッチ３１０はＲＤ命令１を保持し、レジスタアドレスの
ラッチ３２０は一つ前のアドレスを保持している。従っ
て、レジスタ６１のデータがＡからＢに変化したデータ
は、バッファゲート９１とドライバ９６により、外部バ
ス２００のＲＤデータライン２３０にデータＢが出力さ
れる。
【００３１】そして、ＲＤデータライン２３０のデータ
Ｂは、レジスタ８０が有効となっているのでバッファゲ
ート９５を介して、直接内部バスのＲＤデータライン１
５０に出力されてＣＰＵ１０へ読み出される。
Ｂは、レジスタ８０が有効となっているのでバッファゲ
ート９５を介して、直接内部バスのＲＤデータライン１
５０に出力されてＣＰＵ１０へ読み出される。
【００３２】以上のように、同一アドレスのデータを連
続してＣＰＵ１０から読みだす場合、アドレスと読み出
しコマンドをラッチしておいて、外部バスのデータライ
ンから直接読み出し可能なレジスタ８０のデータを直接
読みだすのでレジスタ６１のデータがＡからＢに変わっ
てからＣＰＵ１０へ読み出す迄の実行時間が高速にでき
る。
続してＣＰＵ１０から読みだす場合、アドレスと読み出
しコマンドをラッチしておいて、外部バスのデータライ
ンから直接読み出し可能なレジスタ８０のデータを直接
読みだすのでレジスタ６１のデータがＡからＢに変わっ
てからＣＰＵ１０へ読み出す迄の実行時間が高速にでき
る。
【００３３】また、同様にＡＤ変換器等からの読み出し
間隔を短縮できるので、測定器として利用することによ
り高速サンプリングによる高精度測定が行える。
間隔を短縮できるので、測定器として利用することによ
り高速サンプリングによる高精度測定が行える。
【００３４】（実施例２）本発明の実施例２は、図３に
示すように、実施例１の構成からアドレス監視回路７０
を削除した構成である。本実施例２においては、アドレ
ス監視回路７０の機能をソフトウェアで実行することに
より、内部バスＩ／Ｆ３０とレジスタ８０の制御を同様
におこなうものである。その他のハードウェア構成は実
施例１と同じであるので、動作説明は省略する。
示すように、実施例１の構成からアドレス監視回路７０
を削除した構成である。本実施例２においては、アドレ
ス監視回路７０の機能をソフトウェアで実行することに
より、内部バスＩ／Ｆ３０とレジスタ８０の制御を同様
におこなうものである。その他のハードウェア構成は実
施例１と同じであるので、動作説明は省略する。
【００３５】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
同一アドレスのレジスタのデータを連続して読みだす場
合、アドレスと読み出しコマンドをラッチしておいて、
外部バスに直結したレジスタのデータを直接読みだすの
で高速に読み出しが実行できる半導体試験装置の制御バ
スを得ることができる。従って、フラグセンスの動作が
高速になり、半導体試験装置としてのフラグセンスに係
るスループットが向上する効果がある。また、同様にＡ
Ｄ変換器等からの読み出し間隔を短縮できるので、測定
器として利用することによりサンプル間隔の短い高精度
な測定が行える。
施され、以下に記載されるような効果を奏する。即ち、
同一アドレスのレジスタのデータを連続して読みだす場
合、アドレスと読み出しコマンドをラッチしておいて、
外部バスに直結したレジスタのデータを直接読みだすの
で高速に読み出しが実行できる半導体試験装置の制御バ
スを得ることができる。従って、フラグセンスの動作が
高速になり、半導体試験装置としてのフラグセンスに係
るスループットが向上する効果がある。また、同様にＡ
Ｄ変換器等からの読み出し間隔を短縮できるので、測定
器として利用することによりサンプル間隔の短い高精度
な測定が行える。
【図１】本発明の半導体試験装置の制御バスのブロック
図である。
図である。
【図２】本発明の半導体試験装置の制御バスのタイミン
グチャートである。
グチャートである。
【図３】本発明の半導体試験装置の制御バスのブロック
図である。
図である。
【図４】従来の半導体試験装置の制御バスのブロック図
である。
である。
【図５】従来の半導体試験装置の制御バスのタイミング
チャートである。
チャートである。
１０ ＣＰＵ ２０ メモリ ３０ 内部バスＩ／Ｆ ３１ 外部バスＩ／Ｆ ４０ コントロール手段 ４１、４２、４３ ラッチ ５０、５１、５２ デコーダ ６０、６１、６２ レジスタ ７０ アドレス監視回路 ８０ レジスタ ９１、９２、９３、９４、９５ バッファゲート ９６ ドライバ
Claims (3)
- 【請求項１】 ＣＰＵに接続された内部バスと、該内部
バスと外部バスとのインタフェースとを介して、外部バ
スに接続されたレジスタのデータをＣＰＵから読み出し
する半導体試験装置のバス制御方式において、 前記外部バスの読み出しデータラインから直接読み出し
可能なレジスタと、 前記内部バスにおける一つ前のアドレスとコマンドと、
今回のアドレスとコマンドとを比較し、同じ場合は前記
読み出しデータラインから直接読み出し可能なレジスタ
を有効にし、異なる場合は前記内部バスと外部バスとの
インタフェースを有効とするアドレス監視装置と、 を具備したことを特徴とした半導体試験装置のバス制御
方式。 - 【請求項２】 ＣＰＵに接続された内部バスと、該内部
バスと外部バスとのインタフェースとを介して、外部バ
スに接続されたレジスタのデータをＣＰＵから読み出し
する半導体試験装置のバス制御方式において、 前記外部バスの読み出しデータラインから直接読み出し
可能なレジスタと、 前記内部バスにおける一つ前のアドレスとコマンドと、
今回のアドレスとコマンドとを比較し、同じ場合は前記
読み出しデータラインから直接読み出し可能なレジスタ
を有効にし、異なる場合は前記内部バスと外部バスとの
インタフェースを有効とするアドレス監視装置と、 アドレスまたはコマンドが変化するまで、前記外部バス
のアドレスと読み出し命令を保持して、読み出しデータ
を読み出しデータラインに出力するラッチ手段と、 を具備して、ＣＰＵからの読み出し命令が完了した後で
も読み出しデータを外部バスに出力できるようにし、該
外部バスの読み出しデータを内部バスに直接読みだせる
ことを特徴とした半導体試験装置のバス制御方式。 - 【請求項３】 請求項１または２記載のアドレス監視装
置をソフトウェアによる動作に置き換えている半導体試
験装置のバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10039875A JPH11237442A (ja) | 1998-02-23 | 1998-02-23 | 半導体試験装置のバス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10039875A JPH11237442A (ja) | 1998-02-23 | 1998-02-23 | 半導体試験装置のバス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11237442A true JPH11237442A (ja) | 1999-08-31 |
Family
ID=12565170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10039875A Withdrawn JPH11237442A (ja) | 1998-02-23 | 1998-02-23 | 半導体試験装置のバス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11237442A (ja) |
-
1998
- 1998-02-23 JP JP10039875A patent/JPH11237442A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |