JPH0727557B2 - デ−タ転送装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、１回のメモリへのアクセス可能なビット長以
下のビット単位に、転送先のメモリの格納している画像
データと、転送元データとの間で演算を行ない結果をメ
モリに書込む処理を高速に行なうデータ転送装置に関す
るものである。

従来の技術 従来のデータ転送装置としては、例えば特開昭61−9766
号公報に示されている。

第４図はこの従来のデータ転送装置のブロック図を示す
ものであり、１は転送元データを格納しているデータレ
ジスタDBR、２は転送先のワードアドレスを保持するア
ドレスレジスタ、４は上記データレジスタ１の内容を転
送すべきメモリ、6,7はそれぞれゲート信号WT,RDにより
開かれるゲート、８は汎用レジスタをもつ演算部、９は
転送先のデータを格納するラッチ回路、10は上記データ
レジスタ１とラッチ回路９の間で後述のマスクレジスタ
で指定されたビットに演算を行う演算器、11は転送先ア
ドレスのビット位置を示すビットポインタBP、12はカウ
ントアップ信号INC、カウンタダウン信号DECによりアド
レスレジスタ２とビットポインタBPを連結したビットア
ドレスを１加減算器、13は演算器10の演算有効ビットを
指定するマスクレジスタMASK、14はビットポインタ11の
内容をデコードするデコーダ、15はマスク選択信号MSEL
によりマスクレジスタ13の内容かデコーダ14の出力のど
ちらかを演算有効ビット指定データとして演算器10に出
力する選択回路、16は演算器10の演算を指定する演算モ
ードレジスタRORR、17は演算指定選択信号RSELにより演
算モードレジスタ16か制御部からの直接指定のどちらか
を演算モード指定信号として演算器に出力する選択回
路、18は各ブロックに制御信号を供給する制御部であ
る。

以上のように構成された従来のデータ転送装置において
は、転送元データを演算部８で転送先位置に合せて位置
合せしてデータレジスタ１に格納し、転送先のワードア
ドレスをアドレスレジスタ２にワード内ビット位置をビ
ットポインタ11に格納しておく。アドレスレジスタ２が
示すメモリの内容をラッチ回路９に保持する。データレ
ジスタ１の出力とラッチ回路９の出力を入力として、演
算モードレジスタ16で演算モードで演算器10で演算され
る。演算器10で演算される際、マスクレジスタ13の内容
により指定される演算の有効ビットは、上記の演算結果
を出力し、有効ビット以外はラッチ回路の出力をそのま
ま出力する。

発明が解決しようとする問題点 しかしながら上記のような構成では、例えば文字フォン
トデータの転送のような場合で、文字のパターンの転送
だけでなく文字の背景の転送も行うとき（不透明），背
景のデータ転送と文字パターンのデータ転送の２回を行
う必要があった。またカラー化した場合の文字パターン
以外は転送先のデータを保存（透明）が実現できないと
いう問題点を有していた。

本発明はかかる点に鑑み、１回のデータ転送で背景デー
タの転送とカラー化した場合の透明の実現を行うデータ
転送装置を提供することを目的とする。

問題点を解決するための手段 本発明は、転送データを保持するレジスタと転送先デー
タを保持するラッチ回路と、それぞれの出力を入力し演
算を行う演算器と、転送データのうち特定の画素につい
て転送先の画素を保存するか否かを示すフリップフロッ
プと、上記レジスタの出力するデータから特定の画素を
検出する検出回路と、上記演算器の演算有効ビット情報
を保持するマスクレジスタと、データ転送先アドレスを
格納するアドレスレジスタを備えたデータ転送装置であ
る。

作用 本発明は、前記した構成により、マスクレジスタが示す
有効ビットでかつ不透明モードか転送先データを保持し
ない画素の場合に転送元データと転送先データを演算し
結果を転送先メモリに格納する。上記の場合以外は転送
先データをそのまま格納する。この動作により、マスク
レジスタの示す有効ビットについて不透明モードでは、
転送先データの書換えが行われ、透明モードでは、転送
元データの示す転送先データを保存しない画素位置のみ
に演算して結果を転送先に格納し、それ以外の画素は元
のデータが保存される。

実施例 第１図は本発明の第１の実施例におけるブロック図を示
すもので２値画像を扱う。第１図において、１から18は
第４図の従来例と同様の構成である。19はデータ転送の
際、転送データのうち特定のデータの画素について転送
先の画素を保存するか否かを示すフリップフロップ、22
は背景色を示すレジスタ、21はデータレジスタ１の保持
するデータで背景色レジスタ22の示す背景色を検出する
ENOR回路、20はフリップフロップ19の出力とENOR回路21
の出力を入力としたNAND出力をゲート信号にしたマスク
レジスタ13を出力するゲートで、演算器10の演算有効ビ
ットを示している。

以上のように構成された本実施例のデータ転送装置にお
いて、以下その動作を説明する。

転送元データを演算部８で転送先位置に合せて位置合せ
してデータレジスタ１に格納し、転送先のアドレスをア
ドレスレジスタ２に格納しておく。アドレスレジスタ２
が示す転送先メモリの内容をラッチ回路９に保持する。
データレジスタ１とラッチ回路９の出力をそれぞれ演算
器10に入力する。演算器10の演算モードは演算モードレ
ジスタ16により指定される。次に透明，不透明モード，
マスクレジスタについて第２図を用いて説明する。

マスクレジスタ13の論理１は演算器10の演算有効ビット
位置を示し、論理０は転送先のデータをそのまま保存す
る。フリップフロップ19が論理１の場合、透明モードと
呼び、背景色レジスタ22の示す背景色を“B"とする。デ
ータレジスタ１の内容が“B"のビット位置に対応する転
送先データのビットを保存する。このために演算器10に
入力される演算有効ビットで、上記ビット位置の演算を
ラッチ回路の出力をそのまま出力するようにする。デー
タレジスタ１の内容が“F"のビット位置は転送元データ
と転送先データの間で演算モードレジスタ16により指定
された演算を実行し、結果を対応する転送先ビットに格
納する。フリップフロップ19が論理０の場合、不透明モ
ードと呼び、データレジスタ１の内容と転送先データと
の間で演算を行ない結果を転送先メモリに格納する。こ
の場合、データレジスタ１のデータの内容によらず転送
先データと演算を行なう。

逐次隣接アドレスのメモリへの転送を行なう間、アドレ
スレジスタ２のアドレス更新は、１回のデータ転送完了
毎に１加減算器12を用いて１加算あるいは１減算を行な
う。

以上のように本実施例によれば、背景データ検出回路と
してENOR回路21を用いることにより、容易に２値画像の
透明，不透明のモードを実現することができる。

第３図は本発明の第２の実施例を示すデータ転送装置の
ブロック図である。第３図において、１から21までは、
第１図の構成と同様のものである。第１図の構成と異な
るのはカラー化のためにメモリ4,選択回路6,7,データレ
ジスタ1,ラッチ回路9,演算器10,ゲート20,ENOR回路21,
背景レジスタ22をそれぞれ一画素を複数ビットで表現す
るために複数ビット分設けた点である。

上記のように構成された第２の実施例のデータ転送装置
について、以下その動作を説明する。

転送元データを演算部８で転送先位置に合せ、色プレー
ンごとのデータレジスタ１に格納する。データ転送先ア
ドレスをアドレスレジスタ２に格納し、アドレスレジス
タ２の示すアドレスの内容をメモリプレーンごとに読出
しラッチ回路９にそれぞれ保持する。データレジスタ１
の各メモリプレーンごとのデータとラッチ回路の各メモ
リプレーンごとにデータをそれぞれ各プレーンに対応す
る演算器10に入力する。各演算器10の演算モードは演算
モードレジスタ16により指定される。マスクレジスタ13
の論理１は演算器10の演算有効ビット位置を示し、論理
０は転送先のデータをそのまま保存する。フリップフロ
ップ19が論理１の場合、データレジスタ１の各メモリプ
レーンにより示される画素が背景色レジスタ22で示す色
と一致するビット位置に対応する転送先データの画素を
保存する。このために演算器10に入力される演算有効ビ
ットに上記ビット位置の演算をラッチ回路の出力をその
まま出力するようにする。データレジスタの上記ビット
位置以外は転送元データと転送先データの演算を各メモ
リプレーンごとに行ない、結果を対応するメモリプレー
ンの転送先ビットに格納する。フリップフロップ19が論
理０の場合は、データレジスタ１とラッチ回路９の各メ
モリプレーンごとに演算し、結果を転送先メモリの各メ
モリプレーンに格納する。

遂次隣接アドレスのメモリへの転送を行う間、アドレス
レジスタ２のアドレス更新は、１回のデータ転送完了毎
に１加減算器12を用いて１加算あるいは１減算を行う。

以上のように、本実施例によればメモリ，データレジス
タ，ラッチ回路，演算器，背景色データ検出回路を複数
もつことにより、カラー画像の透明，不透明のデータ転
送を実現することができる。

発明の効果 以上説明したように、本発明によれば、透明，不透明の
データ転送を１回のデータ転送で実現し、カラー画像に
対しても同様に拡張することができ、その実用的効果は
大きい。

【図面の簡単な説明】

第１図は本発明の一実施例のデータ転送装置のブロック
図、第２図は同実施例の処理の説明図、第３図は本発明
の他の実施例のデータ転送装置のブロック図、第４図は
従来のデータ転送装置のブロック図である。 １……データレジスタ、２……アドレスレジスタ、４…
…メモリ、6,7……ゲート、８……演算部、９……ラッ
チ回路、10……演算器、11……ビットポインタ、12……
１加減算器、13……マスクレジスタ、14……デコーダ、
15,17……選択回路、16……演算モードレジスタ、18…
…制御ブロック、19……フリップフロップ、20……ゲー
ト、21……ENOR回路、22……背景色レジスタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】転送データを保持する第１のレジスタと、
   上記データを格納する転送先のアドレスを保持するアド
   レスレジスタと、上記アドレスレジスタの示すメモリの
   内容を保持するラッチ回路と、上記第１のレジスタの出
   力を第１の入力とし上記ラッチ回路の出力を第２の入力
   とし、入力データ間で所望の演算を行う演算器と、上記
   演算器の演算の種別を発生する制御部と、上記演算器の
   演算有効ビット情報を保持するマスクレジスタと、転送
   データのうち特定のデータの画素について転送先の画素
   を保存する否かを示すフリップフロップと、上記第１の
   レジスタの出力するデータから特定のデータを検出する
   検出回路と、上記フリップフロップの出力と上記検出回
   路の出力のNAND出力と上記マスクレジスタの出力との論
   理積をとり論理１が指定されたビットに対しては、上記
   第１のレジスタと上記ラッチ回路のデータ間で所望の演
   算結果を出力し論理０が指定されたビットに対しては、
   ラッチ回路の出力をそのまま出力する演算器の出力を転
   送することを特徴としたデータ転送装置。