JPH0730435A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
- Publication number
- JPH0730435A JPH0730435A JP19780893A JP19780893A JPH0730435A JP H0730435 A JPH0730435 A JP H0730435A JP 19780893 A JP19780893 A JP 19780893A JP 19780893 A JP19780893 A JP 19780893A JP H0730435 A JPH0730435 A JP H0730435A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- phase
- frame conversion
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】 ディジタルデータのフレーム変換時における
フレーム変換用メモリ内で生ずるエラーの検出及び訂正
を簡単な構成で行う。 【構成】 入力データ１０を遅延回路111 ，112 で順次
位相をずらし、メモリ101 〜１03へ同一タイミング７１
で書込む。メモリ101 〜103 のデータを同一タイミング
で読出し、各読出しデータの位相を遅延回路113 ，114
で補正し一致させる。これ等位相合致したデータ２０〜
２２の多数決値を多数決回路121 により取り、これを出
力データ３１とする。
フレーム変換用メモリ内で生ずるエラーの検出及び訂正
を簡単な構成で行う。 【構成】 入力データ１０を遅延回路111 ，112 で順次
位相をずらし、メモリ101 〜１03へ同一タイミング７１
で書込む。メモリ101 〜103 のデータを同一タイミング
で読出し、各読出しデータの位相を遅延回路113 ，114
で補正し一致させる。これ等位相合致したデータ２０〜
２２の多数決値を多数決回路121 により取り、これを出
力データ３１とする。
Description
【０００１】
【産業上の利用分野】本発明は誤り訂正回路に関し、特
にディジタル伝送システムにおけるフレーム変換用のメ
モリ回路の誤り訂正回路に関するものである。
にディジタル伝送システムにおけるフレーム変換用のメ
モリ回路の誤り訂正回路に関するものである。
【０００２】
【従来の技術】ディジタル伝送システムにおける伝送デ
ータのフレーム変換装置の構成は図３に示すようになっ
ている。伝送すべき入力データ１０は、フレーム変換回
路（メモリ回路）１０１へ書込み用メモリ制御回路１５
１の制御の下に、当該入力データ速度６１と同期したタ
イミング７１で順次書込まれる。
ータのフレーム変換装置の構成は図３に示すようになっ
ている。伝送すべき入力データ１０は、フレーム変換回
路（メモリ回路）１０１へ書込み用メモリ制御回路１５
１の制御の下に、当該入力データ速度６１と同期したタ
イミング７１で順次書込まれる。
【０００３】メモリ回路１０１からのデータ読出しは、
読出し用メモリ制御回路１５２の制御の下に、読出し要
求信号６２のタイミング７２に同期して行われ、フレー
ム変換されたデータ３１とし導出される。
読出し用メモリ制御回路１５２の制御の下に、読出し要
求信号６２のタイミング７２に同期して行われ、フレー
ム変換されたデータ３１とし導出される。
【０００４】ここで、メモリ回路１０１へ書込まれたデ
ータがメモリ内で誤って書換えられたり、メモリ回路１
０１へのデータの書込み制御信号あるいは読出し制御信
号のタイミングの誤りによって誤データを出力してしま
う場合がある。
ータがメモリ内で誤って書換えられたり、メモリ回路１
０１へのデータの書込み制御信号あるいは読出し制御信
号のタイミングの誤りによって誤データを出力してしま
う場合がある。
【０００５】この場合、正常にデータが出力されている
ことを知る手段として、フレーム変換回路１０１の入力
と出力とのデータで、夫々“１”のビット数が偶数か奇
数かを判断し、一致していなければエラーを検出すると
いうパリティ方式の手段がある。図３はこのパリティ方
式を用いた例であり、メモリによって構成されるフレー
ム変換回路１０１にエラー検出用のパリティ回路１３
１，１３２及び比較回路１４１が接続されている。
ことを知る手段として、フレーム変換回路１０１の入力
と出力とのデータで、夫々“１”のビット数が偶数か奇
数かを判断し、一致していなければエラーを検出すると
いうパリティ方式の手段がある。図３はこのパリティ方
式を用いた例であり、メモリによって構成されるフレー
ム変換回路１０１にエラー検出用のパリティ回路１３
１，１３２及び比較回路１４１が接続されている。
【０００６】入力データ信号１０はフレーム変換回路１
０１に入力されると共に、パリティ回路１３１にも入力
される。パリティ回路１３１では、入力信号のある一定
区間、例えば、１フレームの間のうちに“１”のビット
が偶数か奇数かを判断される。フレーム変換回路１０１
の出力データ信号３１はパリティ回路１３２に入力さ
れ、パリティ回路１３２で、パリティ回路１３１と同様
の区間における“１”のビットの数が偶数か奇数かを判
断される。
０１に入力されると共に、パリティ回路１３１にも入力
される。パリティ回路１３１では、入力信号のある一定
区間、例えば、１フレームの間のうちに“１”のビット
が偶数か奇数かを判断される。フレーム変換回路１０１
の出力データ信号３１はパリティ回路１３２に入力さ
れ、パリティ回路１３２で、パリティ回路１３１と同様
の区間における“１”のビットの数が偶数か奇数かを判
断される。
【０００７】この２つのパリティ回路１３１及び１３２
の出力信号４１，４２を比較回路１４１により比較し、
同じであればエラー無し、異なっていればエラー有りと
判断しエラー判定信号５１が出力されるようになってい
る。
の出力信号４１，４２を比較回路１４１により比較し、
同じであればエラー無し、異なっていればエラー有りと
判断しエラー判定信号５１が出力されるようになってい
る。
【０００８】また、このパリティ方式を用いた場合、パ
リティ回路１３１，１３２では夫々“１”のビットの数
が偶数個か奇数個かしか判断していないために、偶数個
の誤りが発生した場合エラーを検出できなくなってしま
う。そこで、特開平０３−０４９３２１の様にパリティ
回路を３列にして偶数個のエラーの検出を行う方法が考
えられる。
リティ回路１３１，１３２では夫々“１”のビットの数
が偶数個か奇数個かしか判断していないために、偶数個
の誤りが発生した場合エラーを検出できなくなってしま
う。そこで、特開平０３−０４９３２１の様にパリティ
回路を３列にして偶数個のエラーの検出を行う方法が考
えられる。
【０００９】
【発明が解決しようとする課題】この様な従来のパリテ
ィを用いたフレーム変換エラー検出回路では、パリティ
回路である特定区間の“１”のビットの数が偶数か奇数
かを判断しエラー検出するので、特定区間内のエラーを
起こしたビットそのものを特定できないためにエラーの
訂正ができないという欠点がある。
ィを用いたフレーム変換エラー検出回路では、パリティ
回路である特定区間の“１”のビットの数が偶数か奇数
かを判断しエラー検出するので、特定区間内のエラーを
起こしたビットそのものを特定できないためにエラーの
訂正ができないという欠点がある。
【００１０】更に、メモリ制御回路がノイズ等によりメ
モリへの書込みあるいは読出しタイミングが瞬間的に誤
ってしまっただけでもエラーを起こしてしまうという欠
点がある。
モリへの書込みあるいは読出しタイミングが瞬間的に誤
ってしまっただけでもエラーを起こしてしまうという欠
点がある。
【００１１】本発明の目的は、ディジタルデータのフレ
ーム変換時におけるフレーム変換用メモリ回路内で生ず
るエラーの検出及び訂正をパリティ方式を用いることな
く簡単に行い得る様にした誤り訂正回路を提供すること
である。
ーム変換時におけるフレーム変換用メモリ回路内で生ず
るエラーの検出及び訂正をパリティ方式を用いることな
く簡単に行い得る様にした誤り訂正回路を提供すること
である。
【００１２】
【課題を解決するための手段】本発明による誤り訂正回
路は、入力データを夫々順次位相をずらして３個以上の
位相ずれデータを出力する手段と、これ等各位相ずれデ
ータを夫々同一書込みタイミングで書込みかつ夫々同一
読出しタイミングで読出すメモリ手段と、このメモリ手
段の各読出しデータを位相合わせする手段と、この位相
合わせ後の各データの値の多数決を判定してこの多数決
の値を出力データとする多数決手段とを含むことを特徴
とする。
路は、入力データを夫々順次位相をずらして３個以上の
位相ずれデータを出力する手段と、これ等各位相ずれデ
ータを夫々同一書込みタイミングで書込みかつ夫々同一
読出しタイミングで読出すメモリ手段と、このメモリ手
段の各読出しデータを位相合わせする手段と、この位相
合わせ後の各データの値の多数決を判定してこの多数決
の値を出力データとする多数決手段とを含むことを特徴
とする。
【００１３】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００１４】図１は本発明の一実施例の構成図であり、
図３と同等部分は同一符号にて示す。図１の実施例で
は、同一種類の３つのフレーム変換回路１０１，１０
２，１０３と、これ等各フレーム変換回路の入力及び出
力に遅延を夫々持たせる遅延回路１１１，１１２，１１
３，１１４と、遅延補正されたフレーム変換回路１０１
〜１０３の出力信号２０〜２２の多数決をとる多数決回
路１２１とから構成される。
図３と同等部分は同一符号にて示す。図１の実施例で
は、同一種類の３つのフレーム変換回路１０１，１０
２，１０３と、これ等各フレーム変換回路の入力及び出
力に遅延を夫々持たせる遅延回路１１１，１１２，１１
３，１１４と、遅延補正されたフレーム変換回路１０１
〜１０３の出力信号２０〜２２の多数決をとる多数決回
路１２１とから構成される。
【００１５】次に本実施例の動作を図２のタイムチャー
トを参照しつつ説明する。入力信号１０は、書込み用メ
モリ制御回路１５１及び読出し用メモリ制御回路１５２
によって、メモリの書込み読出しが制御されている３つ
のフレーム変換回路１０１〜１０３へ、遅延回路１１
１，１１２に遅延回路により夫々異なる遅延（位相差）
で入力される。
トを参照しつつ説明する。入力信号１０は、書込み用メ
モリ制御回路１５１及び読出し用メモリ制御回路１５２
によって、メモリの書込み読出しが制御されている３つ
のフレーム変換回路１０１〜１０３へ、遅延回路１１
１，１１２に遅延回路により夫々異なる遅延（位相差）
で入力される。
【００１６】よって、各フレーム変換回路からは夫々フ
レーム変換された変換信号が出力されるが、この出力信
号は夫々異なる位相を有しているため、遅延回路１１
３，１１４によりこれを補正し遅延量が等しい（位相が
合致した）３つのフレーム変換出力２０，２１，２２が
生成され多数決回路１２１へ入力される。多数決回路１
２１では、１ビット毎に３つの入力信号２０〜２２のう
ち“０”と“１”でどちらが多いかを判断し多い方を伝
送用フレーム変換出力３１として出力する。
レーム変換された変換信号が出力されるが、この出力信
号は夫々異なる位相を有しているため、遅延回路１１
３，１１４によりこれを補正し遅延量が等しい（位相が
合致した）３つのフレーム変換出力２０，２１，２２が
生成され多数決回路１２１へ入力される。多数決回路１
２１では、１ビット毎に３つの入力信号２０〜２２のう
ち“０”と“１”でどちらが多いかを判断し多い方を伝
送用フレーム変換出力３１として出力する。
【００１７】ここで、フレーム変換回路がエラーを起こ
す要因の一つとして、メモリを制御している制御回路の
誤動作が考えられる。この場合、３つのフレーム変換回
路が同時にエラーを起こしてしまうことになる。
す要因の一つとして、メモリを制御している制御回路の
誤動作が考えられる。この場合、３つのフレーム変換回
路が同時にエラーを起こしてしまうことになる。
【００１８】そこで、本実施例では、入力信号１０を遅
延回路１１１，１１２により互いに順次位相をずらしつ
つ３つのフレーム変換回路に入力している。図２（Ａ）
では、各列を１ビットずつ遅延させたときの例として示
している。
延回路１１１，１１２により互いに順次位相をずらしつ
つ３つのフレーム変換回路に入力している。図２（Ａ）
では、各列を１ビットずつ遅延させたときの例として示
している。
【００１９】このとき図２（Ａ）の斜線部のアドレス処
理中に３つのフレーム変換回路が同時に障害を受けてし
まうが、３つのフレーム変換回路の同一アドレスでは、
夫々異なるデータを処理しているため、データの位相を
補正した後の多数決回路１２１の入力では、エラーのあ
るビットは図２（Ｂ）のように分散され、多数決回路１
２１により障害を受けなかったデータが選択される。
理中に３つのフレーム変換回路が同時に障害を受けてし
まうが、３つのフレーム変換回路の同一アドレスでは、
夫々異なるデータを処理しているため、データの位相を
補正した後の多数決回路１２１の入力では、エラーのあ
るビットは図２（Ｂ）のように分散され、多数決回路１
２１により障害を受けなかったデータが選択される。
【００２０】これにより２つ以上のフレーム変換回路の
ビットが同時に誤る確率は極めて少ないので、ほぼエラ
ー無しにフレーム変換できる。
ビットが同時に誤る確率は極めて少ないので、ほぼエラ
ー無しにフレーム変換できる。
【００２１】尚、上記においては、入力データを３つに
分岐しているが、５つに分岐しても良いことは明白であ
る。
分岐しているが、５つに分岐しても良いことは明白であ
る。
【００２２】
【発明の効果】以上説明したように本発明によれば、３
以上のフレーム変換回路と多数決回路とを備えているの
で、多数決回路で３以上の出力信号を選択することによ
り、エラーの補正を直接行うことができる。また、本発
明は遅延回路により３以上のフレーム変換に異なる遅延
を持たせることにより、３以上のフレーム変換回路が同
時に誤りを起こすようなメモリ制御回路の誤動作があっ
た場合でも、エラーの補正を行うことができるという効
果もある。
以上のフレーム変換回路と多数決回路とを備えているの
で、多数決回路で３以上の出力信号を選択することによ
り、エラーの補正を直接行うことができる。また、本発
明は遅延回路により３以上のフレーム変換に異なる遅延
を持たせることにより、３以上のフレーム変換回路が同
時に誤りを起こすようなメモリ制御回路の誤動作があっ
た場合でも、エラーの補正を行うことができるという効
果もある。
【図１】本発明の実施例のブロック図である。
【図２】図１のブロックの動作を示すもので、（Ａ）は
フレーム変換回路の各入力側のデータ位相関係を示し、
（Ｂ）はフレーム変換回路の各出力側のデータ位相関係
を示すタイムチャートである。
フレーム変換回路の各入力側のデータ位相関係を示し、
（Ｂ）はフレーム変換回路の各出力側のデータ位相関係
を示すタイムチャートである。
【図３】従来のフレーム変換回路の誤り検出方式を示す
ブロック図である。
ブロック図である。
１０ 入力データ １１，１２ 位相ずれ入力データ ２０〜２２ 位相合せ後の出力データ ３１ フレーム変換データ ７１ 書込みタイミング信号 ７２ 読出しタイミング信号 １０１〜１０３ フレーム変換回路 １１１〜１１４ 遅延回路 １２１ 多数決回路 １５１ 書込み用メモリ制御回路 １５２ 読出し用メモリ制御回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【請求項１】 入力データを夫々順次位相をずらして３
個以上の位相ずれデータを出力する手段と、これ等各位
相ずれデータを夫々同一書込みタイミングで書込みかつ
夫々同一読出しタイミングで読出すメモリ手段と、この
メモリ手段の各読出しデータを位相合わせする手段と、
この位相合わせ後の各データの値の多数決を判定してこ
の多数決の値を出力データとする多数決手段とを含むこ
とを特徴とする誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19780893A JPH0730435A (ja) | 1993-07-14 | 1993-07-14 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19780893A JPH0730435A (ja) | 1993-07-14 | 1993-07-14 | 誤り訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730435A true JPH0730435A (ja) | 1995-01-31 |
Family
ID=16380696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19780893A Pending JPH0730435A (ja) | 1993-07-14 | 1993-07-14 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730435A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549073A (en) * | 1978-10-04 | 1980-04-08 | Sony Corp | Memory unit |
| JPS5552600A (en) * | 1978-10-13 | 1980-04-17 | Nec Corp | Main memory unit |
| JPS589292A (ja) * | 1981-07-10 | 1983-01-19 | Fujitsu Ltd | 読出専用記憶装置読出し方式 |
| JPS5817600A (ja) * | 1981-07-24 | 1983-02-01 | Toshiba Corp | 半導体記憶装置 |
| JPH02143993A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH05300117A (ja) * | 1992-04-06 | 1993-11-12 | Nec Corp | フレーム変換エラー検出回路 |
| JPH06132938A (ja) * | 1992-10-14 | 1994-05-13 | Nec Corp | フレーム変換エラー補正回路 |
-
1993
- 1993-07-14 JP JP19780893A patent/JPH0730435A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549073A (en) * | 1978-10-04 | 1980-04-08 | Sony Corp | Memory unit |
| JPS5552600A (en) * | 1978-10-13 | 1980-04-17 | Nec Corp | Main memory unit |
| JPS589292A (ja) * | 1981-07-10 | 1983-01-19 | Fujitsu Ltd | 読出専用記憶装置読出し方式 |
| JPS5817600A (ja) * | 1981-07-24 | 1983-02-01 | Toshiba Corp | 半導体記憶装置 |
| JPH02143993A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH05300117A (ja) * | 1992-04-06 | 1993-11-12 | Nec Corp | フレーム変換エラー検出回路 |
| JPH06132938A (ja) * | 1992-10-14 | 1994-05-13 | Nec Corp | フレーム変換エラー補正回路 |
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