JPH04264647A - 障害情報記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタルデータ転送
回路における障害情報の記憶回路に関する。

【０００２】

【従来の技術】一般的に、情報処理装置におけるデジタ
ルデータ転送は転送先を示すアドレス、転送情報である
データ、転送タイミングとしての転送クロック及び転送
の障害を検出するためのデータに対するパリティビット
線から構成されている。

【０００３】さらに、デジタルデータ転送回路には、障
害（パリティエラー）が発生した際にはその障害発生ア
ドレスを蓄積するための障害情報記憶回路が設けられて
いる。

【０００４】図３はデジタルデータ転送回路における従
来の障害情報記憶回路の一実施例であり、図４は図３の
回路の動作を説明するための波形図である。

【０００５】図３において、１はパリティエラー検出回
路、２はＡＮＤゲート、３は遅延回路、４はカウンタ、
５はメモリである。

【０００６】信号Ｂはデータ、信号Ａは信号Ｂのアドレ
ス、信号Ｃは信号Ｂのパリティビット、信号Ｄは信号Ａ
と信号Ｂと信号Ｃの転送クロック、信号Ｉはカウンタ４
のリセット信号である。

【０００７】信号Ａと信号Ｂと信号Ｃは、信号Ｄの論理
「０」から論理「１」に変化する時点で信号安定期間の
中央になるように設定される。

【０００８】信号Ｄは論理「１」が信号Ｄの周期の１／
４の時間だけ継続したのち論理「０」になる信号である
。

【０００９】パリティエラー検出回路１は信号Ｂと信号
Ｃからパリティエラーを検出する回路で、パリティエラ
ーを検出したときは信号Ｅを論理「１」にする。

【００１０】遅延回路３は信号Ｆを信号Ｄの周期の１／
２の時間だけ遅延して信号Ｇとして出力する。

【００１１】カウンタ４は信号Ｇの論理「０」から論理
「１」へ変化するタイミング（以後立ち上がりと称する
）で、カウンタ４の出力信号である信号Ｈの値に１加算
する。

【００１２】信号Ｉを論理「１」にするとカウンタ４は
信号Ｈの値を０にする。

【００１３】メモリ５は、信号Ｈを記憶アドレスとし、
信号Ｆを記憶制御信号とし、信号Ｆが論理「０」→論理
「１」→論理「０」と変化する時点の信号Ｈの値で示す
アドレスにその時点のアドレス信号Ａの値をデータとし
て記憶する動作をする。

【００１４】データ信号Ｂにパリティエラーが発生して
いないときは信号Ｅが論理「０」であるのでＡＮＤゲー
ト２の出力である信号Ｆは信号Ｄの論理に無関係に論理
「０」となる。信号Ｆが論理「０」のときは、メモリ５
の記憶制御信号が論理「０」であるのでメモリ５にはな
にも記憶されない。

【００１５】また、信号Ｆを遅延した信号Ｇも論理「０
」であるのでカウンタ４は加算動作を行なわない。

【００１６】図４の■の時点でアドレス信号ＡがＸのと
きにデータ信号Ｂにパリティエラーが発生しているとき
は信号Ｅが論理「１」となるため、信号Ｄが論理「１」
のときに信号Ｆは論理「１」となる。

【００１７】信号Ｆが論理「１」のタイミングで、メモ
リ５には、アドレス信号Ａの値Ｘをデータとして信号Ｈ
の値のアドレスに記憶される。

【００１８】メモリ５に記憶したのち信号Ｇが立ち上が
り、カウンタ４が加算動作を行い信号Ｈの値に１加算す
る。

【００１９】図４の■の時点でアドレス信号ＡがＸのと
きに再びデータ信号Ｂにパリティエラーが発生している
ときは図４の■の時点のときと同じようにしてメモリ５
にはアドレス信号Ａの値Ｘをデータとして図４の■の時
点の信号Ｈの値より１多い値のアドレスに記憶される。 このようにして、パリティエラーが発生したデータ信号
Ｂに対応するアドレス信号Ａの値をメモリ５に記憶する
ことができる。信号Ｈはパリティエラーが発生すると値
が更新されるためパリティエラーが発生した時点のアド
レス信号Ａのデータはメモリ５の同じアドレスに重ね書
きされることなくメモリ５に記憶されていく。

【００２０】

【発明が解決しようとする課題】しかし、以上述べた回
路では、ある特定のアドレス（たとえば、図４のアドレ
ス信号Ａの値Ｘ）でパリティエラーが発生した場合に、
発生するたび（たとえば、図４の■，■の時点）に無条
件に障害情報記憶回路に記憶するため障害情報記憶回路
には同一の障害情報が多数記憶されることになる。

【００２１】同一の障害情報で障害情報記憶回路がいっ
ぱいになってしまった場合には、他の障害情報を記憶す
ることができないため、記憶されている障害情報は保守
するための情報として十分でないという問題点が発生す
る。

【００２２】この発明は以上述べた問題点を解決するた
めになされたものであり、障害情報記憶回路に同一の障
害情報が多数記憶されることによる他の障害情報の欠落
を防ぎ、保守時に十分な障害情報を得ることができるよ
うにした障害情報記憶回路を提供することを目的とする
。

【００２３】

【課題を解決するための手段】本発明による障害情報記
憶回路は、障害の発生を検出する検出手段と、障害に関
する情報を記憶する記憶手段と、前記検出手段で検出し
た障害に関する情報が前記記憶手段に記憶されているか
どうかを判定する判定手段と、前記判定手段において記
憶されていないと判定した障害についてのみ、前記記憶
手段で記憶動作を行なわせる手段とを設けたものである
。

【００２４】

【作用】本発明によれば、判定手段においてまだ記憶さ
れていないと判定した障害についてのみ、記憶手段で記
憶動作を行なうため、はじめて障害の発生が検出された
障害情報は確実に記憶され、既に記憶されている同一障
害が発生した場合には２重に記憶されることがない。

【００２５】

【実施例】図１はこの発明の実施例を示す障害情報記憶
回路の回路図であって、図２は動作を説明するための波
形図である。

【００２６】図１において１はパリティエラー検出回路
、２はＡＮＤゲート、３は遅延回路、４はカウンタ、５
はメモリ、６はメモリ、７は遅延回路、８はインバータ
、９はＡＮＤゲートである。

【００２７】信号Ｂはデータ、信号Ａは信号Ｂのアドレ
ス、信号Ｃは信号Ｂのパリティビット、信号Ｄは信号Ａ
と信号Ｂと信号Ｃの転送クロック、信号Ｉはリセット信
号である。信号Ａと信号Ｂと信号Ｃは、信号Ｄの論理「
０」から論理「１」に変化する時点で信号安定期間の中
央になるように設定される。

【００２８】信号Ｄは論理「１」が信号Ｄの周期の１／
４の時間だけ継続したのち論理「０」になる信号である
。

【００２９】パリティエラー検出回路１は信号Ｂと信号
Ｃからパリティエラーを検出する回路で、パリティエラ
ーを検出したときには信号Ｅを論理「１」にする。

【００３０】遅延回路３は信号Ｆを信号Ｄの周期の１／
２の時間だけ遅延して信号Ｇとして出力する。

【００３１】カウンタ４は信号Ｇの立ち上がりエッジの
タイミングでカウンタ４の出力信号である信号Ｈの値に
１加算する。

【００３２】信号Ｉを論理「１」にするとカウンタ４は
信号Ｈの値を０にする。

【００３３】メモリ５は、信号Ｈを記憶アドレスとし、
信号Ｋを記憶制御信号とし、信号Ｋが論理「０」→論理
「１」→論理「０」と変化する時点の信号Ｈで示すアド
レスにその時点のアドレス信号Ａの値をデータとして記
憶する動作をする。

【００３４】メモリ６は、アドレス信号Ａを記憶アドレ
ス、信号Ｌを記憶制御信号としており、信号Ｌが論理「
０」のときは記憶動作をせず、信号Ｌが論理「１」のと
きにその時点の信号Ａの値をアドレスとして、論理「１
」を記憶する。メモリ６からは、信号Ａのアドレスに該
当する記憶内容が信号Ｊとして出力される。

【００３５】また、この回路は最初にリセット信号Ｉを
論理「１」とすることによって初期化され、メモリ６の
記憶内容は全て論理「０」となる。従って信号Ｊは、メ
モリ６の記憶動作が行なわれたアドレスに関しては論理
「１」となり、それ以外のアドレスに関しては全て論理
「０」となる。

【００３６】遅延回路７は、信号Ｆを信号Ｄの周期の１
／４の時間だけ遅延して信号Ｌとして出力する。

【００３７】次に、図２に従い、図１に示す回路の動作
を説明する。

【００３８】まず、データ信号Ｂにパリティエラーが発
生していないときは、信号Ｅが論理「０」であるため、
ＡＮＤゲート２，９の出力信号Ｆ，Ｋは共に論理「０」
であり、カウンタ４は加算動作をせず、メモリ５も記憶
動作をしない。また信号Ｌも論理「０」であるため、メ
モリ６も記憶動作をしない。

【００３９】次に■の時点において、データ信号Ｂにパ
リティエラーが発生した場合、信号Ｅが論理「１」とな
り、信号Ｄが論理「１」のときに信号Ｆは論理「１」に
なる。

【００４０】メモリ６のアドレスには、信号Ａの値Ｘが
入力されているが、このアドレスＸにおけるメモリ６の
記憶内容が論理「０」であるため、出力信号Ｊは論理「
０」である。

【００４１】この信号Ｊの論理「０」はインバータ８で
論理「１」となり、信号ＭとしてＡＮＤゲート９に入力
される。

【００４２】ＡＮＤゲート９の出力信号Ｋは、信号Ｆが
論理「１」のとき論理「１」となり、そのときメモリ５
は信号Ｈで示すアドレスに、アドレス信号Ａの値Ｘをデ
ータとして記憶する。

【００４３】メモリ５に記憶したのち信号Ｇの立ち上が
りでカウンタ４が加算動作を行い信号Ｈの値に１加算す
る。

【００４４】遅延回路７の出力信号Ｌが論理「１」とな
ると、メモリ６は、信号Ａの示すアドレスＸに論理「１
」を記憶する。

【００４５】次に■の時点において、再度、アドレス信
号Ａの値がＸのとき、データ信号Ｂにパリティエラーが
発生した場合、信号Ｅが論理「１」となり、信号Ｄが論
理「１」のときに信号Ｆも論理「１」となる。

【００４６】メモリ６のアドレスには信号Ａの値Ｘが入
力されているが、前回の■の時点でメモリ６のアドレス
Ｘに論理「１」が記憶されているため、出力信号Ｊは論
理「１」となる。

【００４７】インバータ８の出力信号Ｍは論理「０」で
あるため、ＡＮＤゲート９の出力信号Ｋも論理「０」と
なり、メモリ５は記憶動作を行なわない。また、カウン
タ４も加算動作を行なわない。

【００４８】なお、信号Ｌが論理「１」となったときメ
モリ６のアドレスＸには、論理「１」が再び記憶される
こととなる。

【００４９】このようにして、はじめて発生したパリテ
ィエラーの信号Ｂに対応するアドレス信号Ａだけをメモ
リ５に記憶し２回目以降の同じアドレス信号Ａのパリテ
ィエラーは記憶しないようになる。また、信号Ｈはメモ
リ５に記憶したときだけ値が更新するためメモリ５の同
じアドレスに重ね書きされることなく記憶される。

【００５０】

【発明の効果】以上、説明したようにこの発明によれば
、同一の障害情報を障害記憶回路に２つ以上記憶しない
ようにしたため、障害が多数発生しても障害情報が欠落
するといった事態を避けることができ、保守時に十分な
障害情報を得ることができる。

【図面の簡単な説明】

【図１】本発明の障害情報記憶回路を示す回路図である
。

【図２】本発明の障害情報記憶回路の動作を説明する波
形図である。

【図３】従来の障害情報記憶回路を示す回路図である。

【図４】従来の障害情報記憶回路の動作を説明する波形
図である。

【符号の説明】

１　　　　パリティエラー検出回路 ２，９　　　　ＡＮＤゲート ３，７　　　　遅延回路 ４　　　　カウンタ ５，６　　　　メモリ ８　　　　インバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　障害の発生を検出する検出手段と、障
   害に関する情報を記憶する記憶手段と、前記検出手段で
   検出した障害に関する情報が、前記記憶手段に記憶され
   ているかどうかを判定する判定手段と、前記判定手段に
   おいて記憶されていないと判定した障害についてのみ、
   前記記憶手段で記憶動作を行なわせる手段と、を備えた
   ことを特徴とする障害情報記憶回路。