JPH0536628A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0536628A JPH0536628A JP19303191A JP19303191A JPH0536628A JP H0536628 A JPH0536628 A JP H0536628A JP 19303191 A JP19303191 A JP 19303191A JP 19303191 A JP19303191 A JP 19303191A JP H0536628 A JPH0536628 A JP H0536628A
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Abstract
(57)【要約】
【目的】歩留まりが低下することなく、基板とのオーミ
ック接合も良好なタングステン埋め込み電極構造を有す
る半導体装置およびその製造方法を提供する。 【構成】本発明の半導体装置は、基板２にゲート電極５
および不純物領域６が形成された主面に、スムースコー
ト膜７が形成され、該スムースコート膜７に電極開口部
１２が形成されて該電極開口部１２にタングステン埋め
込み電極８が形成されるＭＯＳ型の半導体装置であっ
て、前記電極開口部１２の底部には、タングステンシリ
サイド膜１１が形成されている。 【効果】電極開口部の底部には、タングステンシリサイ
ド膜が形成されているので、タングステン電極の形成の
際に、異常反応が起こることもなく、また、良好なオー
ミック接合電極を得ることが可能となる。
ック接合も良好なタングステン埋め込み電極構造を有す
る半導体装置およびその製造方法を提供する。 【構成】本発明の半導体装置は、基板２にゲート電極５
および不純物領域６が形成された主面に、スムースコー
ト膜７が形成され、該スムースコート膜７に電極開口部
１２が形成されて該電極開口部１２にタングステン埋め
込み電極８が形成されるＭＯＳ型の半導体装置であっ
て、前記電極開口部１２の底部には、タングステンシリ
サイド膜１１が形成されている。 【効果】電極開口部の底部には、タングステンシリサイ
ド膜が形成されているので、タングステン電極の形成の
際に、異常反応が起こることもなく、また、良好なオー
ミック接合電極を得ることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型の半導体装置
およびその製造方法に関し、さらに詳しくは、ＭＯＳ型
半導体装置におけるタングステンの埋め込み電極の構造
およびその製法に関する。
およびその製造方法に関し、さらに詳しくは、ＭＯＳ型
半導体装置におけるタングステンの埋め込み電極の構造
およびその製法に関する。
【０００２】
【従来の技術】図９は、ＭＯＳ型半導体装置の選択タン
グステン埋め込み電極の構造を示す図である。同図にお
いて、２はシリコン基板、３は素子分離膜、９はゲート
酸化膜、５はゲート電極、４は枠付け酸化膜、６は不純
物領域、７は酸化膜（スムースコート膜）、８はタング
ステン膜である。
グステン埋め込み電極の構造を示す図である。同図にお
いて、２はシリコン基板、３は素子分離膜、９はゲート
酸化膜、５はゲート電極、４は枠付け酸化膜、６は不純
物領域、７は酸化膜（スムースコート膜）、８はタング
ステン膜である。
【０００３】この選択タングステン埋め込み電極は、六
フッ化タングステン（ＷＦ6）ガスの酸化膜とシリコン
基板とに対する吸着分子数の差を利用して形成されるも
のであり、シリコン基板２上またはゲート電極５上の電
極開口部（コンタクトホール）にのみタングステン膜８
が成長するものである。
フッ化タングステン（ＷＦ6）ガスの酸化膜とシリコン
基板とに対する吸着分子数の差を利用して形成されるも
のであり、シリコン基板２上またはゲート電極５上の電
極開口部（コンタクトホール）にのみタングステン膜８
が成長するものである。
【０００４】
【発明が解決しようとする課題】しかしながら、成長し
たタングステン膜８は、下地シリコン基板２との密着性
が極端に低く、成膜中に剥がれてしまい、実用化できな
かった。
たタングステン膜８は、下地シリコン基板２との密着性
が極端に低く、成膜中に剥がれてしまい、実用化できな
かった。
【０００５】また、密着性を向上させるために、反応温
度を上昇させると、図に示されるように、エンクローチ
メント１５と称されるシリコン基板との異常反応が生じ
たり、あるいは、酸化膜７上にもタングステン膜８が堆
積したりして歩留まりが低下するという難点があった。
度を上昇させると、図に示されるように、エンクローチ
メント１５と称されるシリコン基板との異常反応が生じ
たり、あるいは、酸化膜７上にもタングステン膜８が堆
積したりして歩留まりが低下するという難点があった。
【０００６】一方、図１０に示されるように、非選択で
タングステン膜を成長させる場合には、タングステン膜
８の形成前に、下地層として、窒化チタン膜やチタンタ
ングステン膜などの剥がれ防止膜（アドヒージョン膜）
１３が必要であるが、この剥がれ防止膜１３は、スパッ
タリング法で形成されるために、１.０μｍ以下の径の
電極開口部（コンタクトホール）の底に十分な膜厚で堆
積することができず、このため、特にＰ型シリコン基板
とのオーミック接合が十分でないという難点がある。
タングステン膜を成長させる場合には、タングステン膜
８の形成前に、下地層として、窒化チタン膜やチタンタ
ングステン膜などの剥がれ防止膜（アドヒージョン膜）
１３が必要であるが、この剥がれ防止膜１３は、スパッ
タリング法で形成されるために、１.０μｍ以下の径の
電極開口部（コンタクトホール）の底に十分な膜厚で堆
積することができず、このため、特にＰ型シリコン基板
とのオーミック接合が十分でないという難点がある。
【０００７】本発明は、上述の点に鑑みて為されたもの
であって、歩留まりが低下することなく、基板とのオー
ミック接合も良好なタングステン埋め込み電極構造を有
する半導体装置およびその製造方法を提供することを目
的とする。
であって、歩留まりが低下することなく、基板とのオー
ミック接合も良好なタングステン埋め込み電極構造を有
する半導体装置およびその製造方法を提供することを目
的とする。
【０００８】
【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。
を達成するために、次のように構成している。
【０００９】すなわち、本発明の半導体装置は、基板に
ゲート電極および不純物領域が形成された主面に、スム
ースコート膜が形成され、該スムースコート膜に電極開
口部が形成されて該電極開口部にタングステン埋め込み
電極が形成されるＭＯＳ型の半導体装置であって、前記
電極開口部の底部には、タングステンシリサイド膜が形
成されている。
ゲート電極および不純物領域が形成された主面に、スム
ースコート膜が形成され、該スムースコート膜に電極開
口部が形成されて該電極開口部にタングステン埋め込み
電極が形成されるＭＯＳ型の半導体装置であって、前記
電極開口部の底部には、タングステンシリサイド膜が形
成されている。
【００１０】また、本発明の半導体装置の製造方法は、
基板にゲート電極を形成する工程と、基板に不純物領域
を形成する工程と、タングステン膜を堆積した後熱処理
して不純物領域およびゲート電極部のタングステンをタ
ングステンシリサイドにする工程と、未反応のタングス
テンを除去する工程と、主面全体にスムースコート膜を
形成して平坦化する工程と、該スムースコート膜に電極
用開口部を設ける工程と、該電極用開口部に埋め込みタ
ングステン電極を形成する工程とを含んでいる。
基板にゲート電極を形成する工程と、基板に不純物領域
を形成する工程と、タングステン膜を堆積した後熱処理
して不純物領域およびゲート電極部のタングステンをタ
ングステンシリサイドにする工程と、未反応のタングス
テンを除去する工程と、主面全体にスムースコート膜を
形成して平坦化する工程と、該スムースコート膜に電極
用開口部を設ける工程と、該電極用開口部に埋め込みタ
ングステン電極を形成する工程とを含んでいる。
【００１１】
【作用】上記構成によれば、電極開口部（コンタクトホ
ール）の底部には、タングステンシリサイド膜が形成さ
れているので、タングステン電極を形成する際に、六フ
ッ化タングステン（ＷＦ6）ガスが基板と直接接しない
ので、異常反応が起こることもなく、また、良好なオー
ミック接合電極を得ることが可能となる。
ール）の底部には、タングステンシリサイド膜が形成さ
れているので、タングステン電極を形成する際に、六フ
ッ化タングステン（ＷＦ6）ガスが基板と直接接しない
ので、異常反応が起こることもなく、また、良好なオー
ミック接合電極を得ることが可能となる。
【００１２】
【実施例】以下、図面によって本発明の実施例につい
て、詳細に説明する。
て、詳細に説明する。
【００１３】図１は、本発明の一実施例の半導体装置の
断面図であり、上述の従来例に対応する部分には、同一
の参照符を付す。
断面図であり、上述の従来例に対応する部分には、同一
の参照符を付す。
【００１４】この実施例は、選択タングステン埋め込み
電極を有するＭＯＳ型の半導体装置である。この半導体
装置１は、シリコン基板２に、素子分離用酸化膜３、枠
付け酸化膜４を有するゲート電極５、不純物領域６がそ
れぞれ形成されており、さらに、その上に形成されたス
ムースコート膜（酸化膜）７の電極開口部（コンタクト
ホール）１２に埋め込み電極用のタングステン膜８を選
択的に成長させたものである。なお、９はゲート酸化
膜、１０はアルミニウム配線である。以上の構成は、図
９の従来例と基本的に同様である。
電極を有するＭＯＳ型の半導体装置である。この半導体
装置１は、シリコン基板２に、素子分離用酸化膜３、枠
付け酸化膜４を有するゲート電極５、不純物領域６がそ
れぞれ形成されており、さらに、その上に形成されたス
ムースコート膜（酸化膜）７の電極開口部（コンタクト
ホール）１２に埋め込み電極用のタングステン膜８を選
択的に成長させたものである。なお、９はゲート酸化
膜、１０はアルミニウム配線である。以上の構成は、図
９の従来例と基本的に同様である。
【００１５】この実施例の半導体装置１では、スムース
コート膜７の電極開口１２の底部のゲート電極５および
不純物領域６には、タングステンシリサイド膜１１が形
成されている。
コート膜７の電極開口１２の底部のゲート電極５および
不純物領域６には、タングステンシリサイド膜１１が形
成されている。
【００１６】かかる構成を有する半導体装置１の製造方
法を、図２〜図７の工程図に基づいて説明する。
法を、図２〜図７の工程図に基づいて説明する。
【００１７】すなわち、この実施例の半導体装置の製造
方法では、先ず、図２に示されるように、シリコン基板
２に素子分離用酸化膜３を選択的に形成し、さらに、図
３に示されるにように、ゲート酸化膜９を形成した後に
ゲート電極５を形成する。このゲート電極５は、通常減
圧ＣＶＤ法によって多結晶シリコン膜を数千オングスト
ローム堆積させたものを、写真製版法およびエッチング
法でパターニングして形成される。
方法では、先ず、図２に示されるように、シリコン基板
２に素子分離用酸化膜３を選択的に形成し、さらに、図
３に示されるにように、ゲート酸化膜９を形成した後に
ゲート電極５を形成する。このゲート電極５は、通常減
圧ＣＶＤ法によって多結晶シリコン膜を数千オングスト
ローム堆積させたものを、写真製版法およびエッチング
法でパターニングして形成される。
【００１８】次に、図４に示されるように、ゲート電極
５の側壁部に枠付け酸化膜４を形成する。この枠付け工
程は、１μｍ幅以下程度のゲート長の場合には、高濃度
の不純物がゲート端にオーバーラップするのを防止する
ために必要な工程であり、減圧ＣＶＤ法によって酸化膜
を堆積後、反応性イオンエッチング（ＲＩＥ）法によっ
てエッチバックして形成される。さらに、高濃度不純物
領域６が形成される。なお、低濃度不純物領域は省略し
ている。
５の側壁部に枠付け酸化膜４を形成する。この枠付け工
程は、１μｍ幅以下程度のゲート長の場合には、高濃度
の不純物がゲート端にオーバーラップするのを防止する
ために必要な工程であり、減圧ＣＶＤ法によって酸化膜
を堆積後、反応性イオンエッチング（ＲＩＥ）法によっ
てエッチバックして形成される。さらに、高濃度不純物
領域６が形成される。なお、低濃度不純物領域は省略し
ている。
【００１９】次に、図５に示されるように、タングステ
ン膜１１ａを形成し、その後熱処理を行ってゲート電極
５およびシリコン基板２上のタングステン膜１１ａをタ
ングステンシリサイド１１に変化させる。このとき、枠
付け部分４および素子分離用酸化膜３上のタングステン
膜１１ａは、シリサイド化しない。なお、タングステン
膜１１ａは、膜厚が厚すぎると、多量のシリコンと反応
して結晶欠陥の原因となるので、１０００オングストロ
ーム以下が適当である。
ン膜１１ａを形成し、その後熱処理を行ってゲート電極
５およびシリコン基板２上のタングステン膜１１ａをタ
ングステンシリサイド１１に変化させる。このとき、枠
付け部分４および素子分離用酸化膜３上のタングステン
膜１１ａは、シリサイド化しない。なお、タングステン
膜１１ａは、膜厚が厚すぎると、多量のシリコンと反応
して結晶欠陥の原因となるので、１０００オングストロ
ーム以下が適当である。
【００２０】次に、未反応のタングステン膜１１ａを酸
処理によって除去し、主面全体にスムースコート膜７を
形成して平坦化した後、図６に示されるように、このス
ムースコート膜７に電極用開口部１２を形成する。
処理によって除去し、主面全体にスムースコート膜７を
形成して平坦化した後、図６に示されるように、このス
ムースコート膜７に電極用開口部１２を形成する。
【００２１】さらに、電極用開口部１２にタングステン
膜８を選択成長させて図７に示されるように、埋め込み
タングステン電極を形成し、さらに、アルミニウム配線
１０を形成して図１の半導体装置１を得る。
膜８を選択成長させて図７に示されるように、埋め込み
タングステン電極を形成し、さらに、アルミニウム配線
１０を形成して図１の半導体装置１を得る。
【００２２】このようにタングステン膜８の選択成長の
際には、タングステンシリサイド１１が既に形成されて
いるので、六フッ化タングステン（ＷＦ6）ガスがシリ
コン基板２と直接接しないので、異常反応が起こること
もなく、また、タングステン電極８とタングステンシリ
サイド１１とが良好に接合することになる。なお、パッ
シベーション工程等は、省略する。
際には、タングステンシリサイド１１が既に形成されて
いるので、六フッ化タングステン（ＷＦ6）ガスがシリ
コン基板２と直接接しないので、異常反応が起こること
もなく、また、タングステン電極８とタングステンシリ
サイド１１とが良好に接合することになる。なお、パッ
シベーション工程等は、省略する。
【００２３】図８は、本発明の他の実施例方法による半
導体装置１0の断面図であり、上述の実施例に対応する
部分には、同一の参照符を付す。
導体装置１0の断面図であり、上述の実施例に対応する
部分には、同一の参照符を付す。
【００２４】この実施例は、非選択でタングステン膜８
を成長させるものであり、タングステン膜８の形成前
に、剥がれ防止膜（アドヒージョン膜）として、窒化チ
タン膜１３を形成し、タングステン膜８を非選択で全面
に形成し、エッチバックによって電極開口部１２内のみ
にタングステン膜８を残す構造としたもの、いわゆる、
ブランケット法による場合を示している。
を成長させるものであり、タングステン膜８の形成前
に、剥がれ防止膜（アドヒージョン膜）として、窒化チ
タン膜１３を形成し、タングステン膜８を非選択で全面
に形成し、エッチバックによって電極開口部１２内のみ
にタングステン膜８を残す構造としたもの、いわゆる、
ブランケット法による場合を示している。
【００２５】この実施例においても、剥がれ防止膜とし
ての窒化チタン膜１３とタングステンシリサイド１１と
が良好に接合することになる。その他の構成は、上述の
実施例と同様である。
ての窒化チタン膜１３とタングステンシリサイド１１と
が良好に接合することになる。その他の構成は、上述の
実施例と同様である。
【００２６】
【発明の効果】以上のように本発明によれば、電極開口
部（コンタクトホール）の底部には、タングステンシリ
サイド膜が形成されているので、埋め込みタングステン
電極を成長させる際に、ガスが基板と直接接しないの
で、異常反応が起こることもなく、また、良好なオーミ
ック接合電極を得ることが可能となる。
部（コンタクトホール）の底部には、タングステンシリ
サイド膜が形成されているので、埋め込みタングステン
電極を成長させる際に、ガスが基板と直接接しないの
で、異常反応が起こることもなく、また、良好なオーミ
ック接合電極を得ることが可能となる。
【図１】本発明の一実施例の断面図である。
【図２】シリコン基板２に素子分離用酸化膜３を選択的
に形成した状態の断面図である。
に形成した状態の断面図である。
【図３】ゲート電極５を形成した状態の断面図である。
【図４】ゲート電極５の側壁部に枠付け酸化膜４を形成
した状態の断面図である。
した状態の断面図である。
【図５】タングステンシリサイド１１を形成した状態の
断面図である。
断面図である。
【図６】スムースコート膜７に電極用開口部１２を形成
した状態の断面図である。
した状態の断面図である。
【図７】埋め込みタングステン電極８を形成した状態の
断面図である。
断面図である。
【図８】本発明の他の実施例方法による半導体装置１0
の断面図である。
の断面図である。
【図９】従来例の断面図である。
【図１０】他の従来例の断面図である。
１，１0 半導体装置
２ シリコン基板
３ 素子分離膜
５ ゲート電極
６ 不純物領域
７ スムースコート膜
８ タングステン膜
１１ タングステンシリサイド
１２ 電極開口部
Claims (2)
- 【請求項１】基板にゲート電極および不純物領域が形成
された主面に、スムースコート膜が形成され、該スムー
スコート膜に電極開口部が形成されて該電極開口部にタ
ングステン埋め込み電極が形成されるＭＯＳ型の半導体
装置であって、 前記電極開口部の底部には、タングステンシリサイド膜
が形成されることを特徴とする半導体装置。 - 【請求項２】基板にゲート電極を形成する工程と、基板
に不純物領域を形成する工程と、タングステン膜を堆積
した後熱処理して不純物領域およびゲート電極部のタン
グステンをタングステンシリサイドにする工程と、未反
応のタングステンを除去する工程と、主面全体にスムー
スコート膜を形成して平坦化する工程と、該スムースコ
ート膜に電極用開口部を設ける工程と、該電極用開口部
に埋め込みタングステン電極を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19303191A JPH0536628A (ja) | 1991-08-01 | 1991-08-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19303191A JPH0536628A (ja) | 1991-08-01 | 1991-08-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536628A true JPH0536628A (ja) | 1993-02-12 |
Family
ID=16301020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19303191A Pending JPH0536628A (ja) | 1991-08-01 | 1991-08-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536628A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153908A (en) * | 1998-05-08 | 2000-11-28 | Nec Corporation | Buried-gate semiconductor device with improved level of integration |
| WO2008103705A3 (en) * | 2007-02-22 | 2008-11-27 | Intel Corp | Methods of forming transistor contacts and via openings |
-
1991
- 1991-08-01 JP JP19303191A patent/JPH0536628A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153908A (en) * | 1998-05-08 | 2000-11-28 | Nec Corporation | Buried-gate semiconductor device with improved level of integration |
| WO2008103705A3 (en) * | 2007-02-22 | 2008-11-27 | Intel Corp | Methods of forming transistor contacts and via openings |
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