JPH0732206B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はバイポーラ型トランジスタとMOS型トランジス
タとを同一半導体基板上に形成する半導体装置の製造方
法において、高性能のバイポーラ型トランジスタ及びMO
S型トランジスタを実現した半導体装置の製造方法に関
する。

（ロ）従来の技術 半導体集積回路の高性能化・高機能化が進む中で、同一
チップ上にアナログ機能とデジタル機能を共存させる複
合デバイスが注目されつつある。こうした回路機能の要
求を実現させる１つの技術が、バイポーラ型トランジス
タとMOS型トランジスタとを同一半導体基板上に集積す
るBi−CMOS技術である。この技術は、MOS型集積回路の
低消費電極、高集積化と、バイポーラ型集積回路の高速
性、電流駆動能力などの両者の特徴を活かすことのでき
るものである。

第２図は例えば特開昭59−117150号公報に記載されてい
るような、代表的な従来のBi−CMOS半導体装置を示す断
面図である。同図において、（１）はＰ型半導体基板、
（２）は基板（１）全面に積層して形成したＮ型エピタ
キシャル層、（３）は基板（１）表面に形成したN⁺型埋
込層、（４）は基板（１）表面に形成したP⁺型埋込層、
（５）はP⁺型分離領域、及び（６）はフィールド酸化膜
である。NPN型のバイポーラ型トランジスタ（7）はN⁺型
埋込層（３）の上のエピタキシャル層（２）表面に夫々
Ｐ型ベース領域（８）、Ｎ型エミッタ領域（９）及びＮ
型コレクタコンタクト領域（10）を形成して構成する。
ＰチャンネルMOS型トランジスタ（11）は、N⁺型埋込層
（３）の上のエピタキシャル層（２）表面に、ゲート酸
化膜（12）、ゲート電極（13）、及びＰ型のソース・ド
レイン領域（14）により形成されている。Ｎチャンネル
MOS型トランジスタ（15）は、P⁺型埋込層（４）の上の
Ｐ型ウェル（16）の表面に、ゲート酸化膜（12）、ゲー
ト電極（13）、及びＮ型のソース・ドレイン領域（17）
により形成されている。

そして、バイポーラ型トランジスタ（7）のベース領域
（８）を形成した後ゲート酸化膜（12）上に設けたゲー
ト電極（13）をマスクとしてＰチャンネルMOS型トラン
ジスタ（11）のソース・ドレイン領域（14）を形成し、
続いてバイポーラ型トランジスタ（7）のエミッタ領域
（９）及びコレクタコンタクト領域（10）とＮチャンネ
ルMOS型トランジスタ（15）のソース・ドレイン領域（1
7）を同時に形成することによって、各素子を同一基板
上に集積していた。

（ハ）発明が解決しようとする問題点 しかしながら、上述した従来の製造方法では、ベース領
域（８）拡散後のゲート酸化膜（12）を形成する熱酸化
工程によってベース領域（８）が再拡散し、その拡散深
さが大きくなると共に、Ｎチャンネル型MOSトランジス
タ（15）のゲート長を保つにはＮ型ソース・ドレイン領
域（17）の拡散時間を長くすることができず、エミッタ
領域（９）の拡散深さが規制される為、バイポーラ型ト
ランジスタ（7）のベース幅が大きくなる結果高いh
_FE（電流増幅率）が期待できない欠点があった。

また、同様の理由によってエミッタ領域（９）の不純物
濃度を上げることができない為、高いf_T（しゃ断周波
数）、高いIcmax（電流容量）のバイポーラ型トランジ
スタ（7）が得られない欠点があった。

（ニ）問題点を解決するための手段 本発明は斯上した欠点に鑑みてなされ、MOS型トランジ
スタ（11）（15）のゲート電極（13）となる多結晶シリ
コン層（23）を形成する工程と、バイポーラ型トランジ
スタ（7）のエミッタ領域（９）を形成する領域上の多
結晶シリコン層（23）をエッチング開孔する工程と、多
結晶シリコン層（23）にＮ型不純物としてのリン（Ｐ）
をドープし同時にバイポーラ型トランジスタ（7）のエ
イッタ領域（９）を拡散形成する工程と、多結晶シリコ
ン層（23）を選択エッチングしてゲート電極（13）を形
成する工程と、このゲート電極（13）をマスクとしてＰ
チャンネルMOS型トランジスタ（11）のソース・ドレイ
ン領域（14）とＮチャンネルMOS型トランジスタ（15）
のソース・ドレイン領域（17）を夫々形成する工程とを
具備することにより、共に高性能のバイポーラ型トラン
ジスタ（7）とMOS型トランジスタ（11）（15）とを共存
させた半導体装置の製造方法を提供するものである。

（ホ）作用 本発明によれば、バイポーラ型トランジスタ（7）のベ
ース・エミッタ領域（８）（９）を夫々独立して形成す
ると共に、エミッタ領域（９）の不純物濃度を十分に上
げることができるので、高いh_FEを制御性良く得ること
ができる。また、エミッタ領域（９）の形成にMOS型ト
ランジスタ（11）（15）のゲート電極（13）にＮ型不純
物をドープする工程を利用したので、工程を簡略化する
ことができる。

（ヘ）実施例 以下、本発明を第１図Ａ乃至第１図Ｇを参照しながら詳
細に説明する。

本願による半導体装置は、先ず第１図Ａに示す如く、Ｐ
型半導体基板（１）の表面にアンチモン（Sb）による表
面濃度10¹⁹cm^-3の如きN⁺型埋込層（３）とボロン（Ｂ）
による表面濃度10¹⁸cm^-3の如きP⁺型埋込層（４）及び分
離領域（５）の下側分離領域（18）とをデポジットし、
周知の気相成長法によって不純物濃度10¹⁵cm^-3程のＮ型
のエピタキシャル層（２）を基板（１）全面に例えば５
μ厚に積層して形成する。

続いて第１図Ｂに示す如く、エピタキシャル層（２）表
面にＮチャンネルMOS型トランジスタ（15）のＰウェル
（16）を形成するボロン（Ｂ）をイオン注入した後、エ
ピタキシャル層（２）表面からP⁺型の上側分離領域（1
9）を拡散し、下側分離領域（18）と連結することによ
ってＰウェル（16）と分離領域（５）とを同時に形成す
る。このように上下分離とすることにより、バイポーラ
型トランジスタ（7）を形成する領域とMOS型トランジス
タ（11）（15）を形成する領域とを電気的に分離すると
共に、N⁺型埋込層（３）の上方向への再拡散を抑え、素
子の耐圧劣化を防止している。

そして第１図Ｃに示す如く、エピタキシャル層（２）を
被覆する酸化膜（20）上にシリコン窒化膜（Si₃N₄）を
デポジットし、選択的に除去して耐酸化性マスク（21）
を形成した後、高温多湿条件下で酸化を行い表面アイソ
レーション用の厚いフィールド酸化膜（６）を形成す
る。

次に第１図Ｄに示す如く、耐酸化性マスク（21）を除去
してから周知のイオン注入法を用いてＰ型のベース領域
（８）を形成した後、表面の酸化膜（20）を除去してエ
ピタキシャル層（２）を露出させ、ゲート酸化を行って
各素子形成領域表面に薄いゲート酸化膜（12）を形成す
る。このベース領域（８）は、前記フィールド酸化膜
（６）形成後に形成する手法の他に、フィールド酸化膜
（６）の熱処理によって所望の深さまでドライブインす
る手法、フィールド酸化膜（６）形成以前にあらかじめ
形成する手法、及び前記Ｐウェル（16）と同一拡散領域
を利用する手法等が考えられる。

次に第１図Ｅに示す如く、エピタキシャル層（２）全面
にMOS型トランジスタ（11）（15）のゲート電極（13）
となるノンドープ又はそれに近い状態の多結晶シリコン
層（23）をデポジットし、フォトレジストをマスクとし
てバイポーラ型トランジスタ（7）のエミッタ領域
（９）及びコレクタコンタクト領域（10）上の多結晶シ
リコン層（23）と酸化膜（22）を除去する。

次に第１図Ｆに示す如く、多結晶シリコン層（23）の上
に周知の手法によってリングラス膜（24）を形成し、多
結晶シリコン層（23）にリン（Ｐ）を導入することによ
って多結晶シリコン層（23）を低抵抗化すると共に、バ
イポーラ型トランジスタ（7）のベース領域（８）表面
にもリン（Ｐ）をデポジットし、N⁺型のエミッタ領域
（９）とコレクタコンタクト領域（10）とを拡散形成す
る。

次に第１図Ｇに示す如く、リングラス膜（24）を除去し
た後、リン（Ｐ）を導入した多結晶シリコン層（23）を
選択エッチングしてゲート電極（13）を形成した後、フ
ォトレジストによってＰチャンネルMOS型トランジスタ
（11）部とＮチャンネルMOS型トランジスタ（15）部と
を交互に露出し、夫々のゲート電極（13）をマスクとし
てボロン（Ｂ）とリン（Ｐ）を順次イオン注入すること
によってＰチャンネルMOS型トランジスタ（11）のソー
ス・ドレイン領域（14）とＮチャンネルMOS型トランジ
スタ（15）のソース・ドレイン領域（17）とを各々形成
して製造工程を終了する。

斯る製造方法によれば、バイポーラ型トランジスタ
（７）のエミッタ領域（９）をＮチャンネルMOS型トラ
ンジスタ（15）のソース・ドレイン領域（17）とは独立
して形成したので、エミッタ領域（９）の不純物濃度を
10²⁰cm^-3程と十分に高く、且つベース幅が小となるよう
に十分深く形成することができる。その為、高h_FE、高f
_T、高Icmaxの高性能のバイポーラ型トランジスタ（7）
を実現できる。しかも、MOS型トランジスタ（11）（1
5）を形成するのに不可欠な工程、即ち絶縁性を有する
ノンドープの多結晶シリコン層（23）に導電性を与え、
ゲート電極（13）を低抵抗化して高速の素子を得る為に
前記多結晶シリコン層（23）にリン（Ｐ）を導入する工
程を利用してバイポーラ型トランジスタ（7）のエミッ
タ領域（９）を形成したので、エミッタ領域（９）を全
く単独に形成するよりは工程の簡略化が図れる利点を有
する。また、ベース領域（８）及びエミッタ領域（９）
をMOS型トランジスタ（11）（15）の特性とは独立して
制御できる点及びエミッタ領域（９）を形成した後は特
に高温長時間の熱処理が必要無いことから、バイポーラ
型トランジスタ（7）のh_FEの制御が比較的簡単に行え
る。

（ト）発明の効果 以上説明した如く、本発明によれば、エミッタ領域
（９）の不純物濃度を十分高く且つ拡散深さを十分深く
形成できるので、特性良好なバイポーラ型トランジスタ
（7）を実現できる利点を有する。また、エミッタ領域
（９）を形成するに際し、ゲート電極（13）に多結晶シ
リコンを用いたMOS型トランジスタ（11）（15）に必要
不可欠な工程を積極的に利用して形成したので、夫々を
全く単独で形成するよりは工程の簡略化が図れる利点を
有する。さらにMOS型トランジスタ（11）（15）のソー
ス・ドレイン領域（14）（17）とバイポーラ型トランジ
スタ（7）のベース・エミッタ領域（８）（９）とを夫
々独立して制御できるので、特性良好なMOS型トランジ
スタ（11）（15）とバイポーラ型トランジスタ（7）と
を共存できる利点を有する。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｇは本発明の製造方法を工程順に示
した断面図、第２図は従来例を説明する為の断面図であ
る。 （１）はＰ型半導体基板、（7）はバイポーラ型トラン
ジスタ、（８）はＰ型ベース領域、（９）はN⁺型エミッ
タ領域、（11）はＰチャンネルMOS型トランジスタ、（1
3）はゲート電極、（15）はＮチャンネルMOS型トランジ
スタ、（23）は多結晶シリコン層、（24）はリングラス
膜である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】MOS型トランジスタとバイポーラ型トラン
   ジスタとを同一半導体基板上に形成する半導体装置の製
   造方法において、 前記MOS型トランジスタの素子形成領域表面に前記MOS型
   トランジスタのゲート絶縁膜となる薄い絶縁膜を形成す
   る工程と、 全面に前記MOS型トランジスタのゲート電極となる多結
   晶シリコン層を形成する工程と、 前記バイポーラ型トランジスタの一導電型のベース領域
   表面に形成するエミッタ領域上の前記多結晶シリコン層
   を除去する工程と、 前記多結晶シリコン層に逆導電型の不純物を導入し、同
   時に前記バイポーラ型トランジスタのベース領域表面に
   前記逆導電型の不純物を拡散してエミッタ領域を形成す
   る工程と、 前記多結晶シリコン層を選択エッチングして前記MOS型
   トランジスタのゲート電極を形成する工程と、 前記ゲート電極をマスクとして一導電型の不純物と逆導
   電型の不純物を各々導入し、一導電型のMOS型トランジ
   スタのソース・ドレイン領域と逆導電型のMOS型トラン
   ジスタのソース・ドレイン領域とを各々形成する工程と
   を含むことを特徴とする半導体装置の製造方法。