JPH01128464A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は相補型バイポーラトランジスタと相補型ＭＯＳ
トランジスタとを同一基板上に集積したＢｉ−ＣＭＯ３
集積回路に関する。

（ロ）従来の技術 半導体集積回路の高性能化、高機能化が進む中で、同一
チップ上にアナログ機能とデジタル機能を共存させる複
合デバイスが注目されつつある。

こうした回路機能の要求を実現させる１つの技術が、バ
イポーラトランジスタとＭＯＳトランジスタとを同一半
導体基板上に集積するＢ　ｉ　−ＣＭＯ８技術である。

この技術は、ＭＯ３型集積回路の低消費電力、高集積化
と、バイポーラ型集積回路の高速性、電流駆動能力など
の両者の特徴を活かすことのできるものである。

第２図は例えば特開昭５９−１１７１５０号公報に記載
されているような、代表的な従来のＢｉ　−ＣＭ　ＯＳ
半導体装置を示す断面図である。同図において、（１）
はＰ型半導体基板、（２）は基板（１）全面に積層して
形成したＮ型エピタキシャル層、（３）は基板（１）表
面に形成したＮ”型埋込層、り４）は基［（１）表面に
形成したＰ＋型埋込層、印）はＰ゛型分離領域、及び（
６）は選択酸化膜、（７）はＮＰＮトランジスタ（勲の
Ｐ型ベース領域、（９）は同じくＮＰＮトランジスタ（
旦）のＮ“型エミッタ領域、（１０）はＮ＋型コレクタ
コンタクト領域、（１１）はゲート酸化膜、（１２）は
ゲート電極、（１３）はＰチャンネル型ＭＯＳトランジ
スタ（１４）のＰ型ソース・ドレイン領域、（１５）は
Ｎチャンネル型ＭＯ３Ｉ−ランジスタ（拝）のＰ型ウェ
ル領域、（１７）はＮチャンネル型ＭＯＳトランジスタ
のＮ型ソース・ドレイン領域である。

（ハ）発明が解決しようとする問題点 しかしながら、バイポーラトランジスタで例えば出力段
回路を構成する様な場合の出力段の大電流、大出力化の
点や、回路構成の簡略化、高速化といった点から、ＮＰ
Ｎ）−ランジスタ（りと相補対を成すＰＮＰ　トランジ
スタをも同時に組み込みたい要求がある。前記ＰＮＰ　
）−ランジスタとしては縦型ＰＮＰトランジスタや横型
ＰＮＰ）ランジスタが知られているが、縦型ＰＮＰ　ト
ランジスタを組み込むには製造工程がかなり複雑化する
欠点を有し、反対に横型ＰＮＰ　トランジスタは構造上
高性能のものが得られない欠点があった。

（ニ）問題点を解決するための手段 本発明は部上した欠点に鑑みて成され、Ｐ型の不純物を
拡散して縦型ＮＰ、Ｎトランジスタ（４３）のベース領
域（３３）と横型ＰＮＰ　ｌ−ランジスタ（邦）の第１
のエミッタ領域（３４）及びコレクタ領域（３５）を形
成する工程と、Ｐ−ＭＯ８型トランジスタ（３ｚ）のゲ
ート電極（３６）の両脇と横型ＰＮＰトランジスタ（邦
）の第１のエミッタ領域（３４）表面にＰ型不純物をイ
オン注入してＰ−ＭＯ５型トランジスタ（塁２）のソー
ス・ドレイン領域（４０）と横型ＰＮＰ　トランジスタ
（邦）の第２のエミッタ領域（３９）を形成する工程と
、Ｎ型不純物をイオン注入してＮ−ＭＯ８型トランジス
タ（４１）のソース・ドレイン領域（４２）と、１ｌｌ
（型ＮＰＮトランジスタ（す）のエミッタ領域（４４）
を形成する工程とを具備することを特徴とする。

（ホ）作用 本発明によれば、Ｐ−ＭＯ３型トランジスタ（β２）の
ソース・ドレイン領域（４０）形成工程を利用して横型
ＰＮＰトランジスタ（邦）の第１のエミッタ領域（３４
）表面にＰ型不純物をイオン注入するので、第１のエミ
ッタ領域（３４）表面に高不純物濃度の第２のエミッタ
領域（３９）を形成することができる。すると、エミッ
タからベースへの少数キャリア（ホール）の注入効率が
増すので、高ｈ□（電流増幅率）、高Ｉｃｍａｘ　（最
大コレクタ電流）の横型ＰＮＰ　ｌ−ランジスタ（緩）
が得られる。しかも何ら付加工程を要しない。

（へ）実施例 以下、本発明の製造方法を図面を参照しながら詳細に説
明する。　　　゛ 先ず第１図Ａに示す如く、不純物濃度が１０１４〜１０
１′ａｔｏｍ／ｃｍ”のＰ型シリコン半導体基板（２１
）の表面に熱酸化膜を形成した後、熱酸化膜をバターニ
ングすることによってＮ“型埋込層（２２〉の形成予定
領域部上に開孔部を有する熱酸化膜パターンを形成する
。次いでこの熱酸化膜パターンをマスクとしてアンチモ
ン（Ｓｂ）又はヒ素（Ａｓ）等のＮ型不純物を選択的に
ドープし、縦型ＮＰＮ　トランジスタと横型ＰＮＰトラ
ンジスタ及びＰチャンネル型ＭＯ５）−ランジスタ用の
Ｎ＋型埋込層（２２）を形成する。続いて基板（２１）
表面の熱酸化膜を再度バターニングしてＰ“型埋込Ｔ！
！（２３）と分離領域の形成予定領域部を開孔し、ボロ
ン（Ｂ）等のＰ型不純物をドープすることによってＮチ
ャンネル型ＭＯＳトランジスタ用のＰ１型埋込層（２３
）と分離領域用の下側拡散層（２４）を形成する。前記
分離領域の下側拡散層（２４）はバイポーラ素子の各々
を接合分離する為のもので、バイポーラ素子に対応する
Ｎ′″型埋込届（２２）を夫々取囲む様に基板（２１）
表面に設ける。また、ＭＯＳ型トランジスタ用のＮ＋型
埋込層（２２）とＰ＋型埋込層（２３）は寄生防止の為
に設けられる。

次に第１図Ｂに示す如く、上記工程でＮ＋型埋込Ｍ（２
２）を形成するのに利用した熱酸化膜等を全て除去して
基板（２１）表面を露出させ、その上に周知の気相成長
法によってＮ型エピタキシャル層（２５）を積層する。

このエピタキシャルＪＷ（２５）は厚さ５〜１０μ、比
抵抗１〜５Ω・住とする。エピタキシャルｆｆ（２５）
形成の間、先にドープした不純物の再拡散が普通に行な
われる。

そして、エピタキシャル層（２５）表面のＰ＋型埋込層
（２３）と下側拡散層（２４）に対応する領域にＮ−Ｍ
ＯＳトランジスタ用のＰ型ウェル領域（２６）と分離領
域用の上側拡散Ｎ！Ｉ（２７）を形成するボロン（Ｂ）
を選択的にイオン注入等の手法によってドープする。イ
オン注入の条件は加速電圧８０〜１００ＫｅＶ、ドース
量１０′！〜１０′伯「１程度で適宜選択する。

続いて第１図Ｃに示す如く、基板（２１）全体に熱処理
を加えることによ７て先にドープしたボロン（Ｂ）をド
ライブインし、上側拡散層（２７）と下側拡散！（２４
）を連結することによってバイポーラ素子を各々接合分
離する為の分離領域（蔓）を形成する。同時に、Ｎ−Ｍ
ＯＳ）ランジスタ用のＰ−ウェル領域（２６）をＰ０型
埋込層（２３）と連結する様に形成する。

次に第１図りに示す如く、エピタキシャルＷＩ（２５）
の表面に熱酸化膜（２９）と例えばＣＶＤ法によるシリ
コン窒化膜（３０）の様な非酸化性膜とを順次積属し、
シリコン窒化膜（３０）をパターニングして各素子形成
予定領域上を覆う耐酸化マスクを形成する。その後、必
要に応じてＭＯＳトランジスタのフィールド領域となる
部分に反転防止の為のチャンネルカット領域（図示せず
）を形成するＰ又はＮ型の不純物をイオン注入する。

そして、例えば温度１０００°Ｃ、ｗｅｔｏ、の酸化性
雰囲気内でエピタキシャル層（２５）表面の選択酸化を
行ない、ＭＯＳトランジスタ部のフィールド領域とバイ
ポーラトランジスタの分離領域（蔓）表面に約１．０１
１ｍの膜厚を有する選択酸化膜（３１）を形成する。

次に第１図Ｅに示す如く、熱酸化膜（２９）とシリコン
窒化膜（３０〉を除去して各素子領域表面を露出させ、
改めて熱酸化を行なうことによってＭＯＳトランジスタ
のゲート酸化膜（３２）を形成する。そして、エピタキ
シャルＩ（２５）全面にホトレジスト膜を塗布、露光、
現像して所望形状のレジストパターンを形成し、このレ
ジストパターンをマスクとしてボロン（Ｂ）を例えばド
ーズ量ｔ　ｏ　Ｉ８〜１０１４ｃＴ１１−″、加速電圧
３０〜４０ＫｅＶでイオン注入することによって、縦型
ＮＰＮトランジスタ用のＰ型ベース領域（３３）と横型
ＰＮＰトランジスタ用の第１のエミッタ領域（３４）及
びコレクタ領域（３５）を形成する。これらのドライブ
インは、約１０００°Ｃの非酸化性雰囲気中で行なう。

前記縦型ＮＰＮトランジスタのベース領域（３３〉拡散
工程は様々な態様をとる。例えば、選択酸化膜（３１）
の形成前にボロン（Ｂ）をイオン注入し、選択酸化膜（
３１）の熱処理を利用してドライブインする手法や、縦
型ＮＰＮトランジスタのベース領域（３３）、横型ＰＮ
Ｐ　トランジスタ第１のエミッタ及びコレクタ領域（３
４）（３５）、Ｎ−ＭＯＳ）ランジスクのＰ−ウェル領
域（２６）、分離領域（訃）用の１（Ｉｌ拡散層（２７
）の全ての領域を同時拡散し、その後選択酸化膜（３１
）の形成工程に移行する手法等がある。

次に第１図Ｆに示す如く、ＣＶＤ法によって不純物がド
ープされていない厚さ２５００〜４０００人程の多結晶
シリ程度層を全面に堆積させ、この多結晶シリコン居に
Ｎ型不純物としてリン（Ｐ）を設定された濃度でドープ
することにより、Ｎ１型多結晶シリコン層とする。Ｎ＋
型多結晶シリコン層は、Ｐ−ＭＯＳトランジスタ及びＮ
−ＭＯＳトランジスタのゲート電極（３６）として用い
られるので、シート抵抗が約３０Ω／口程度となるよう
に不純物濃度を設定する。そして、Ｎ＋型型詰結晶シリ
コ２層例えばプラズマエツチングや反応性スパッタエツ
チング法によって選択的に除去し、ＭＯＳトランジスタ
部のゲート酸化膜（３２）上にゲート電極（３６）を形
成する。

次に第１図Ｇに示す如く、全面にフォトレジストを塗布
、露光、現像してＰ−ＭＯＳトランジスタ部（３７）及
び横型ＰＮＰ　トランジスタ（邦）の第２のエミッタ領
域（３９）形成予定領域以外を全てレジストパターンで
覆い、Ｐ−ＭＯＳトランジスタ部（３７）においてはゲ
ート電極（３６）と選択酸化膜（３１）をブロッキング
マスクとして自己整合的に、横型ＰＮＰ　）−ランジス
タ部（緩）においては前記レジストパターンをブロッキ
ングマスクとしてボロン（Ｂ）をイオン注入し、Ｐ−Ｍ
ＯＳトランジスタ（良２）のＰ型ソース・ドレイン領域
（４０）と横型ＰＮＰトランジスタ（邦）の第２のエミ
ッタ領域（３９）とを同時に形成する。

本工程は本願の特徴とする工程で、Ｐ−ＭＯＳトランジ
スタ（Ｍ）のソース・ドレイン領域（４０）形成工程を
利用して横型ＰＮＰトランジスタ（邦）の第１の−ｒ−
ミッタ領域（３４）表面にボロン（Ｂ）を注入するので
、横型ＰＮＰトランジスタク邦）のエミッタの不純物濃
度が増し、エミッタからベースへのキャリア（ホール）
の注入効率が増す。その為、高ｈＦ、！（電流増幅率）
、高Ｉｃｍａｘ　（最大コレクク電流）の横型ＰＮＰ　
トランジスタ（３８）とすることができる。

ボロン（Ｂ）を注入した結果形成きれる第２のエミッタ
領域（３９）は横型ＰＮＰトランジスタ（邦）のベース
幅を変えない様に第１のエミッタ領域（３４）からはみ
出してはならない。また、望ましくは第２のエミッタ領
域（３９〉をできるだけ拡大して第２のエミッタ領域（
３９）の側壁を第１のエミッタ領域（３４）の側壁に接
近させた方がキャリアの注入効率が増４″。第２のエミ
ッタ領域（３９）のこれらの要求を同時に満足するには
出来るだけ浅い拡散領域とする方が制御性が良い。横型
ＰＮＰ）−ランジスタ（邦〉は主たる動作が横方向なの
で、浅い拡散領域で十分効果を発揮する。更に、第２の
エミッタ領域（３９）の不純物濃度は高い方がキャリア
の注入効率が良い。

前記拡散深きが浅い点と不純物濃度が高い点は、Ｐ−Ｍ
ＯＳ型トランジスタ（３ｚ）のソース・ドレイン領域（
４０）に求められる要求をも同時に満足する。即ち、拡
散深さが浅い点はＰ−ＭＯＳ）ランジスタ（３７）のゲ
ート畏を保つ点で好適であり、不純物濃度が高い点はＰ
−ＭＯＳトランジスタ（良２）の電極のオーミックコン
タクトという点で好適である。その為、Ｐ−ＭＯＳ型ト
ランジスタ（３ｚ）のソース・ドレイン領域（４０）と
本願の第２のエミッタ領域（３９）とは極めて制御性良
く同時形成することが可能であり、Ｐ−ＭＯＳ型トラン
ジスタ（３７）の特性を劣化させずに高性能の横型ＰＮ
Ｐ　トランジスタ（邦）を組み込むことが可能である。

そして、再度リン（Ｐ）をイオン注入することによって
Ｎ−ＭＯ３型トランジスタ（４１）のソース・ドレイン
領域（４２）と縦型ＮＰＮ　トランジスタ（４３）のエ
ミッタ領域（４４）及びフレフタコンタクト領域（４５
）、横型Ｐ　Ｎ　Ｐ　ｌ−ランジスタ（邦〉のベースコ
ンタクト領域（４６）を同時形成して製造工程を終了す
る。

以」−説明した本願の製造方法によれは、Ｐ−ＭＯＳ型
トランジスタ（Ｍ）のソース・ドレイン領域（４０〉の
形成工程を利用して横型ＰＮＰトランジスタ（邦）のエ
ミッタへＰ型不純物をイオン注入するので、何ら付加工
程を要すること無く、高性能のＰＮＰ　）−ランジスタ
と共存させることができる。

また、縦型ＮＰＮ　トランジスタ（４３）のエミッタ領
域（４４）とＮ−ＭＯ３型トランジスタ（４１）のソー
ス・ドレイン領域（４２）を同一工程で形成したタイプ
のＢｉ−ＣＭＯ３ＩＣは、エミッタ領域（４４）の拡散
深さに制約を受けるので縦型ＮＰＮ　Ｉ−ランジスタ（
４３）のベース領域（３３）の不純物濃度を比較的低く
設定した方が縦型ＮＰＮ　トランジスタ＜４３＞のｈＦ
！のコントロールが容易である。すると、ベース拡散工
程で形成した横型ＰＮＰ　）ランジスタ（邦）の第１の
エミッタ領域（３４）の不純物濃度も低くなるので、本
願を適用することによってり、ｔコントロールの容易な
りｉ−ＣＭＯ５ＩＣとすることができる。ベース領域（
３３）の不純物濃度を下げれば、横型ＰＮＰ　トランジ
スタ（邦）のコレクタ領域（３５）の不純物濃度も下が
るのでより一層高ｈｏとすることができる。

（ト）発明の詳細 な説明した如く、本発明によれば高性能の横型ＰＮＰ　
トランジスタ（邦）による相補型バイポーラトランジス
タと相補型のＭＯＳトランジスタを何ら付加的工程を要
すること無く極めて効率的に共存きせることができる利
点を有する。また、本願を適用することによって縦型Ｎ
ＰＮ）ランジスタ（４３）のベース領域（３３）の不純
物濃度を低目に設定することが可能なので、縦型ＮＰＮ
　トランジスタ（す）のり。のコントロールが容易なり
ｉ−ＣＭＯ８ＩＣを提供できる利点を有する。さらに、
Ｐ−ＭＯ３型トランジスタ（３７）のソース・ドレイン
領域（４０）と横型ＰＮＰトランジスタ（嬰）の第２の
エミッタ領域（３９）とが共通した要求を有するので、
Ｐ−ＭＯ３型トランジスタ（３７）の特性を劣化させる
ことが無い利点をも有する。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｇは本発明を説明する為の断面図、
第２図は従来例を説明する為の断面図である。 （２１）は半導体基板、　（３３）は縦型ＮＰＮ　トラ
ンジスｌｌ　（４３）のベース領域、　（３４）は横型
ＰＮＰ　トランジスタ（邦）の第１のエミッタ領域、　
（３９）は横型ＰＮＰトランジスタ（邦）の第２のエミ
ッタ領域、　（４０）はＰ−ＭＯＳトランジスタ（３７
）のソース・ドレイン領域、　（４１）はＮ−ＭＯＳト
ランジスタである。

Claims (1)

【特許請求の範囲】
1. （１）一導電型の半導体基板表面に逆導電型の埋込層と
   一導電型の埋込層を形成する２種類の不純物をドープす
   る工程、 前記基板上に逆導電型のエピタキシャル層を形成する工
   程、 前記エピタキシャル層表面の相補型バイポーラトランジ
   スタ形成予定領域に一導電型の不純物を選択拡散し、１
   つのアイランド表面に縦型一導電トランジスタのベース
   領域を、別のアイランド表面には横型逆導電トランジス
   タの第１のエミッタ領域とこの第１のエミッタ領域を離
   間して取囲む様なコレクタ領域を形成する工程、 前記エピタキシャル層表面の相補型ＭＯＳトランジスタ
   形成予定領域にゲート電極を形成する工程、 前記相補型ＭＯＳトランジスタ形成予定領域に一導電型
   と逆導電型の不純物をイオン注入し、夫々一導電ＭＯＳ
   トランジスタのソース・ドレイン領域と逆導電ＭＯＳト
   ランジスタのソース・ドレイン領域を形成すると共に、
   前記一導電ＭＯＳトランジスタのソース・ドレイン領域
   の形成と同時に前記横型逆導電トランジスタの第１のエ
   ミッタ領域表面にも前記一導電型不純物をイオン注入し
   て第２のエミッタ領域を形成し、且つ前記逆導電ＭＯＳ
   トランジスタのソース・ドレイン領域の形成と同時に前
   記縦型一導電トランジスタのエミッタ領域を形成する工
   程とを具備することを特徴とする半導体集積回路の製造
   方法。