JPH0734452B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0734452B2 JPH0734452B2 JP61174861A JP17486186A JPH0734452B2 JP H0734452 B2 JPH0734452 B2 JP H0734452B2 JP 61174861 A JP61174861 A JP 61174861A JP 17486186 A JP17486186 A JP 17486186A JP H0734452 B2 JPH0734452 B2 JP H0734452B2
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- layer
- npn
- forming
- bipolar transistor
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- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法、特にMOS素子
とバイポーラ素子とを同一チップ上に形成する、いわゆ
るBI−MOS集積回路装置の製造方法に関するものであ
る。
とバイポーラ素子とを同一チップ上に形成する、いわゆ
るBI−MOS集積回路装置の製造方法に関するものであ
る。
一般にバイポーラ素子には、占有チップ面積あたりのド
ライブ能力が大であり、アナログ量処理の精度が高い
が、集積度，入力インピーダンスが低いなど欠点があ
り、一方、MOS素子は入力インピーダンスが大きく、集
積度が高いという特長をもっているので、バイポーラ素
子を主体とするチップ上にバイポーラ素子の上記欠点を
補填するMOS素子の組み込むことが有効であり、その最
も代表的なものとして入力段にMOS素子を用いた演算増
幅器、いわゆるMOSトップのオペレーションアンプがす
でに製品化され、大量に販売されている。
ライブ能力が大であり、アナログ量処理の精度が高い
が、集積度，入力インピーダンスが低いなど欠点があ
り、一方、MOS素子は入力インピーダンスが大きく、集
積度が高いという特長をもっているので、バイポーラ素
子を主体とするチップ上にバイポーラ素子の上記欠点を
補填するMOS素子の組み込むことが有効であり、その最
も代表的なものとして入力段にMOS素子を用いた演算増
幅器、いわゆるMOSトップのオペレーションアンプがす
でに製品化され、大量に販売されている。
このような従来のBI−MOS集積回路装置はバイポーラ素
子としてnpnトランジスタ、MOS素子としてｐチャンネル
MOSトランジスタを用いたものが多いので、以下かかるB
I−MOS集積回路を代表例として、従来の製造方法を第２
図を用いて説明する。
子としてnpnトランジスタ、MOS素子としてｐチャンネル
MOSトランジスタを用いたものが多いので、以下かかるB
I−MOS集積回路を代表例として、従来の製造方法を第２
図を用いて説明する。
まず第２図（Ａ）に示すように、ｐ型シリコン基板１上
にｎ形高不純物濃度の埋込み層２を形成したのち、ｎ形
低不純物濃度のエピタキシャル層３を成長させる。
にｎ形高不純物濃度の埋込み層２を形成したのち、ｎ形
低不純物濃度のエピタキシャル層３を成長させる。
ついで、第２図（Ｂ）に示すように耐酸化性膜、例えば
窒化膜４をマスクとして選択酸化を行なって、エピタキ
シャル層３における素子形成部3a,3b間を電気的に分離
するための厚い酸化膜５を形成する。
窒化膜４をマスクとして選択酸化を行なって、エピタキ
シャル層３における素子形成部3a,3b間を電気的に分離
するための厚い酸化膜５を形成する。
ついで第２図（Ｃ）に示すように、窒化膜４を除去し、
イオン注入時に保護膜として用いるための酸化膜６を形
成し、さらにホトレジスト膜７を形成し、そのレジスト
膜７をマスクとしてボロンイオンを上記酸化膜６を通し
て半導体表面部へ注入し、その後上記ホトレジスト膜７
を除去し、熱処理によって上記注入されたボロンをドラ
イビング拡散させることにより、ｐ形ベース層8a,ソー
ス層9aおよびドレイン層10a、さらには拡散抵抗（図示
せず）を形成する。
イオン注入時に保護膜として用いるための酸化膜６を形
成し、さらにホトレジスト膜７を形成し、そのレジスト
膜７をマスクとしてボロンイオンを上記酸化膜６を通し
て半導体表面部へ注入し、その後上記ホトレジスト膜７
を除去し、熱処理によって上記注入されたボロンをドラ
イビング拡散させることにより、ｐ形ベース層8a,ソー
ス層9aおよびドレイン層10a、さらには拡散抵抗（図示
せず）を形成する。
ついで第２図（Ｄ）に示すようにイオン注入法、ガス拡
散法などによってｎ形高不純物濃度のコレクタコンタク
ト用n+層11およびn+形のエミッタ層12を形成する。
散法などによってｎ形高不純物濃度のコレクタコンタク
ト用n+層11およびn+形のエミッタ層12を形成する。
そして第２図（Ｅ）に示すようにリンガラス膜等の酸化
膜13をデポジションした後、ゲートとなる部分の酸化膜
13,6を共に除去し、あらためてゲート酸化膜14を形成す
る。
膜13をデポジションした後、ゲートとなる部分の酸化膜
13,6を共に除去し、あらためてゲート酸化膜14を形成す
る。
最後に第２図（Ｆ）に示すように半導体層の電極取り出
し部の酸化膜13,6に窓開けを行なった後電極（ベース1
5,エミッタ16,コレクタ17,ソース18,ゲート19,ドレイン
20等）およびその他の配線等を形成する。第３図はこの
状態の半導体集積回路装置の部分上面図であり、図中A1
は厚い酸化膜５と半導体層との境界線、Ｂはコンタクト
ホール用孔の段部である。
し部の酸化膜13,6に窓開けを行なった後電極（ベース1
5,エミッタ16,コレクタ17,ソース18,ゲート19,ドレイン
20等）およびその他の配線等を形成する。第３図はこの
状態の半導体集積回路装置の部分上面図であり、図中A1
は厚い酸化膜５と半導体層との境界線、Ｂはコンタクト
ホール用孔の段部である。
このような集積回路装置を製造するにあたっては、各素
子の特性パラメータを再現性よく精度を高めてコントロ
ールすることが重要なポイントとなるが、BI−MOS集積
回路装置においては以下に示すように最低限制限しなけ
ればならない４つの特性パラメータがある。
子の特性パラメータを再現性よく精度を高めてコントロ
ールすることが重要なポイントとなるが、BI−MOS集積
回路装置においては以下に示すように最低限制限しなけ
ればならない４つの特性パラメータがある。
（１）各素子の接合耐圧 （２）npnトランジスタの電流増幅率（hFE） pnpトランジスタの電流増幅率（hFE） （３）ｐチャンネルMOSトランジスタのしきい値電圧（V
th） （４）拡散抵抗の抵抗値（Ｒ） ここで特に第２図（Ｄ），（Ｅ）のプロセスを見ても分
るように、n+エミッタ拡散を終了した後に、ゲート酸化
膜14を形成するなどの高温の熱処理を行なうため、一度
拡散したn+層が再分布してしまい、なかでもバイポーラ
回路部のnpnトランジスタのhFEを精度よくコントロール
することが大変難しく、これはBI−MOS集積回路装置製
造プロセス上の最大の問題点となっている。
th） （４）拡散抵抗の抵抗値（Ｒ） ここで特に第２図（Ｄ），（Ｅ）のプロセスを見ても分
るように、n+エミッタ拡散を終了した後に、ゲート酸化
膜14を形成するなどの高温の熱処理を行なうため、一度
拡散したn+層が再分布してしまい、なかでもバイポーラ
回路部のnpnトランジスタのhFEを精度よくコントロール
することが大変難しく、これはBI−MOS集積回路装置製
造プロセス上の最大の問題点となっている。
このnpnトランジスタのhFEを精度よくコントロールする
方法として、 （ａ）n+エミッタ拡散工程時に、その後の熱処理による
hFEの変化量を考えてhFEコントロールを行なう方法、 （ｂ）n+エミッタ拡散工程時点では、n+層のデポジショ
ンを行なうのみにとどめ、ゲート酸化形成工程など、MO
S素子を形成するのに必要な熱処理がすべて終了したの
ちに、不活性雰囲気中で熱処理を行なうことにより、最
終工程でhFEの値を再調整する方法、 （ｃ）n+エミッタ拡散後のMOS素子のゲート酸化膜を形
成するプロセスなどを低温化することによりhFEの変化
量を最小におさえる方法、 などの方法が考えられるが、各方法ともそれぞれ問題が
あり、すなわち（ａ）の方法では、その後の熱処理工程
のばらつきが大きいため、hFEの変化量を再現性よく予
想することが難かしく、（ｂ）の方法では、不活性ガス
で熱処理中にその熱処理時間の長短によりMOS素子のVth
の変化量が変り、（ｃ）の方法では、MOS素子のゲート
酸化膜とシリコン基板の準位を精度よくコントロールす
ることが難しく、Vthの不安定要因となりうるという問
題があった。
方法として、 （ａ）n+エミッタ拡散工程時に、その後の熱処理による
hFEの変化量を考えてhFEコントロールを行なう方法、 （ｂ）n+エミッタ拡散工程時点では、n+層のデポジショ
ンを行なうのみにとどめ、ゲート酸化形成工程など、MO
S素子を形成するのに必要な熱処理がすべて終了したの
ちに、不活性雰囲気中で熱処理を行なうことにより、最
終工程でhFEの値を再調整する方法、 （ｃ）n+エミッタ拡散後のMOS素子のゲート酸化膜を形
成するプロセスなどを低温化することによりhFEの変化
量を最小におさえる方法、 などの方法が考えられるが、各方法ともそれぞれ問題が
あり、すなわち（ａ）の方法では、その後の熱処理工程
のばらつきが大きいため、hFEの変化量を再現性よく予
想することが難かしく、（ｂ）の方法では、不活性ガス
で熱処理中にその熱処理時間の長短によりMOS素子のVth
の変化量が変り、（ｃ）の方法では、MOS素子のゲート
酸化膜とシリコン基板の準位を精度よくコントロールす
ることが難しく、Vthの不安定要因となりうるという問
題があった。
さらにMOS素子を高性能化するためチャンネル長を短縮
していくと、ソース9a,ドレイン10aのp+層がエミッタ形
成時に再拡散してソース9b,ドレイン10bと広がり、チャ
ンネル長の制御が非常に困難となってVthが劣化する
（ショートチャンネル効果）。特にｐチャンネルMOSで
は、一般的にソース・ドレイン不純物として拡散係数が
大きいボロンを用いるため、この再拡散が大きな問題と
なる。
していくと、ソース9a,ドレイン10aのp+層がエミッタ形
成時に再拡散してソース9b,ドレイン10bと広がり、チャ
ンネル長の制御が非常に困難となってVthが劣化する
（ショートチャンネル効果）。特にｐチャンネルMOSで
は、一般的にソース・ドレイン不純物として拡散係数が
大きいボロンを用いるため、この再拡散が大きな問題と
なる。
この発明は上記のような欠点を解消するためになされた
もので、Vthの不安定要因を作らずにhFEを精度よく制御
して、高周波動作可能なバイポーラ・トランジスタと高
性能なｐチャンネルMOSとを同一基板内に高密度に形成
できる半導体集積回路装置の製造方法を提供することを
目的とする。
もので、Vthの不安定要因を作らずにhFEを精度よく制御
して、高周波動作可能なバイポーラ・トランジスタと高
性能なｐチャンネルMOSとを同一基板内に高密度に形成
できる半導体集積回路装置の製造方法を提供することを
目的とする。
この発明にかかる半導体集積回路装置の製造方法は、np
n型バイポーラトランジスタとＰチャンネルMOSトランジ
スタとを同一基板に形成してなる半導体集積回路装置の
製造方法において、上記半導体基板の一主面に、上記np
n型バイポーラトランジスタを形成するためのｎ型の第
１の素子形成領域と、上記ＰチャンネルMOSトランジス
タを形成するためのｎ型の第２の素子形成領域とを互い
に電気的に分離して形成する工程、上記半導体基板の一
主面に第１の絶縁膜を形成した後、当該第１の絶縁膜の
上記第２の素子形成領域を被覆する上記ＰチャンネルMO
Sトランジスタのゲート酸化膜となる部分上に上記Ｐチ
ャンネルMOSトランジスタのゲート電極を形成する工
程、上記半導体基板の第１の素子形成領域の一主面にｐ
型不純物をイオン注入することによって上記npn型バイ
ポーラトランジスタの活性ベース層を形成する工程、上
記半導体基板の一主面上に第２の絶縁膜を形成し、か
つ、上記npn型バイポーラトランジスタのエミッタ領域
及びコレクタ領域に対応して当該第２の絶縁膜に開口部
を形成する工程、上記第２の絶縁膜の開口部を介して上
記npn型バイポーラトランジスタのエミッタ領域及びコ
レクタ領域の露出面と接し、かつ、一部が上記第２の絶
縁膜上に延在したｎ型不純物を含むシリコン膜を形成す
る工程、上記シリコン膜をｎ型不純物拡散源として上記
npn型バイポーラトランジスタのエミッタ層及びコレク
タ電極取り出し層を形成する工程、上記第２の絶縁膜を
選択的に除去して、上記半導体基板の第２の素子形成領
域の一主面における上記ＰチャンネルMOSトランジスタ
のソース形成領域及びドレイン形成領域の表面と、上記
半導体基板の第１の素子形成領域の一主面における上記
npn型バイポーラトランジスタの活性ベース層のベース
電極取り出し形成領域の表面を露出させ、これらＰチャ
ンネルMOSトランジスタのソース形成領域及びドレイン
形成領域の露出面とnpn型バイポーラトランジスタのベ
ース電極取り出し形成領域の露出面からｐ型不純物をイ
オン注入することによって、上記ＰチャンネルMOSトラ
ンジスタのソース層及びドレイン層と上記npn型バイポ
ーラトランジスタのベース電極取り出し層を同時に形成
する工程、上記シリコン層を介して上記npn型バイポー
ラトランジスタのエミッタ層に電気的に接続されるエミ
ッタ電極と、上記半導体基板の一主面における上記npn
型バイポーラトランジスタのベース電極取り出し層の表
面のみに接してベース層と電気的に接続されるベース電
極と、上記半導体基板の一主面における上記npn型バイ
ポーラトランジスタのコレクタ電極取り出し層と電気的
に接続されるコレクタ電極と、上記ＰチャンネルMOSト
ランジスタのソース層と電気的に接続されるソール電極
と、上記ＰチャンネルMOSトランジスタのドレイン層と
電気的に接続されるドレイン電極とを形成する工程を備
えたことを特徴とするものである。
n型バイポーラトランジスタとＰチャンネルMOSトランジ
スタとを同一基板に形成してなる半導体集積回路装置の
製造方法において、上記半導体基板の一主面に、上記np
n型バイポーラトランジスタを形成するためのｎ型の第
１の素子形成領域と、上記ＰチャンネルMOSトランジス
タを形成するためのｎ型の第２の素子形成領域とを互い
に電気的に分離して形成する工程、上記半導体基板の一
主面に第１の絶縁膜を形成した後、当該第１の絶縁膜の
上記第２の素子形成領域を被覆する上記ＰチャンネルMO
Sトランジスタのゲート酸化膜となる部分上に上記Ｐチ
ャンネルMOSトランジスタのゲート電極を形成する工
程、上記半導体基板の第１の素子形成領域の一主面にｐ
型不純物をイオン注入することによって上記npn型バイ
ポーラトランジスタの活性ベース層を形成する工程、上
記半導体基板の一主面上に第２の絶縁膜を形成し、か
つ、上記npn型バイポーラトランジスタのエミッタ領域
及びコレクタ領域に対応して当該第２の絶縁膜に開口部
を形成する工程、上記第２の絶縁膜の開口部を介して上
記npn型バイポーラトランジスタのエミッタ領域及びコ
レクタ領域の露出面と接し、かつ、一部が上記第２の絶
縁膜上に延在したｎ型不純物を含むシリコン膜を形成す
る工程、上記シリコン膜をｎ型不純物拡散源として上記
npn型バイポーラトランジスタのエミッタ層及びコレク
タ電極取り出し層を形成する工程、上記第２の絶縁膜を
選択的に除去して、上記半導体基板の第２の素子形成領
域の一主面における上記ＰチャンネルMOSトランジスタ
のソース形成領域及びドレイン形成領域の表面と、上記
半導体基板の第１の素子形成領域の一主面における上記
npn型バイポーラトランジスタの活性ベース層のベース
電極取り出し形成領域の表面を露出させ、これらＰチャ
ンネルMOSトランジスタのソース形成領域及びドレイン
形成領域の露出面とnpn型バイポーラトランジスタのベ
ース電極取り出し形成領域の露出面からｐ型不純物をイ
オン注入することによって、上記ＰチャンネルMOSトラ
ンジスタのソース層及びドレイン層と上記npn型バイポ
ーラトランジスタのベース電極取り出し層を同時に形成
する工程、上記シリコン層を介して上記npn型バイポー
ラトランジスタのエミッタ層に電気的に接続されるエミ
ッタ電極と、上記半導体基板の一主面における上記npn
型バイポーラトランジスタのベース電極取り出し層の表
面のみに接してベース層と電気的に接続されるベース電
極と、上記半導体基板の一主面における上記npn型バイ
ポーラトランジスタのコレクタ電極取り出し層と電気的
に接続されるコレクタ電極と、上記ＰチャンネルMOSト
ランジスタのソース層と電気的に接続されるソール電極
と、上記ＰチャンネルMOSトランジスタのドレイン層と
電気的に接続されるドレイン電極とを形成する工程を備
えたことを特徴とするものである。
この発明においては、上記構成としたから、ゲート酸化
膜の形成後にエミッタ層を形成したことにより、エミッ
タ層の再拡散を、ゲート酸化膜の形成工程において当該
工程を低温化することなく回避でき、ＰチャンネルMOS
トランジスタにおけるVthの不安定要因を生ずることな
く、npn型バイポーラトランジスタのhFEの制御性が向上
して、npn型バイポーラトランジスタの高周波特性を良
好なものにすることができる。
膜の形成後にエミッタ層を形成したことにより、エミッ
タ層の再拡散を、ゲート酸化膜の形成工程において当該
工程を低温化することなく回避でき、ＰチャンネルMOS
トランジスタにおけるVthの不安定要因を生ずることな
く、npn型バイポーラトランジスタのhFEの制御性が向上
して、npn型バイポーラトランジスタの高周波特性を良
好なものにすることができる。
また、絶縁膜開口内に形成したｎ型不純物を含むシリコ
ン膜からの不純物拡散によりnpn型バイポーラトランジ
スタのエミッタ層及びコレクタ電極取り出し層を形成し
たことにより、これらエミッタ層及びコレクタ電極取り
出し層が、絶縁膜開口のパターンに合わせて自己整合的
に形成されることとなり、マスク合わせマージンの削減
によりnpn型バイポーラトランジスタの微細化を図るこ
とができる。
ン膜からの不純物拡散によりnpn型バイポーラトランジ
スタのエミッタ層及びコレクタ電極取り出し層を形成し
たことにより、これらエミッタ層及びコレクタ電極取り
出し層が、絶縁膜開口のパターンに合わせて自己整合的
に形成されることとなり、マスク合わせマージンの削減
によりnpn型バイポーラトランジスタの微細化を図るこ
とができる。
また、ＰチャンネルMOSトランジスタのソース層及びド
レイン層と、npn型バイポーラトランジスタのベース電
極取り出し層を同時に形成したことにより、ベース電極
取り出し層の形成工程を追加することなくベース領域が
低抵抗化して、npn型バイポーラトランジスタの高周波
特性をより一層良好なものにすることができる。
レイン層と、npn型バイポーラトランジスタのベース電
極取り出し層を同時に形成したことにより、ベース電極
取り出し層の形成工程を追加することなくベース領域が
低抵抗化して、npn型バイポーラトランジスタの高周波
特性をより一層良好なものにすることができる。
以下、この発明の一実施例を図につい説明する。
第１図（Ａ）ないし（Ｆ）は本発明の一実施例による半
導体集積回路装置の製造方法における各製造工程での試
料の断面を示し、図において、第２図と同一符号は同一
のものを示し、14はゲート用酸化膜、21aはゲート用酸
化膜14上に形成されたｎ形不純物を含む第１のシリコン
膜、22は酸化膜、23a,23bはそれぞれ拡散源となるエミ
ッタ電極部、コレクタ電極部で、これらは第２のシリコ
ン膜からなる。24はホトレジスト。25a,25bはベース電
極取り出し部、26はノンドープ酸化膜、27はリンガラス
層である。また第４図は第１図（Ｆ）の部分上面図で、
図中、A2は厚い酸化膜５と半導体層との境界線、Ｂはコ
ンタクトホール用孔の段部である。
導体集積回路装置の製造方法における各製造工程での試
料の断面を示し、図において、第２図と同一符号は同一
のものを示し、14はゲート用酸化膜、21aはゲート用酸
化膜14上に形成されたｎ形不純物を含む第１のシリコン
膜、22は酸化膜、23a,23bはそれぞれ拡散源となるエミ
ッタ電極部、コレクタ電極部で、これらは第２のシリコ
ン膜からなる。24はホトレジスト。25a,25bはベース電
極取り出し部、26はノンドープ酸化膜、27はリンガラス
層である。また第４図は第１図（Ｆ）の部分上面図で、
図中、A2は厚い酸化膜５と半導体層との境界線、Ｂはコ
ンタクトホール用孔の段部である。
次に製造方法について説明する。
まず、第２図を用いて説明した従来の方法と全く同様な
方法により埋込み層２およびエピタキシャル層３を形成
したのち、第１図（Ａ）に示すように窒化シリコン膜等
の耐酸化性マスク（図示せず）によってエピタキシャル
層３の素子形成部3a,3b間を分離するように選択的に厚
い酸化膜５を形成する。その後耐酸化性マスクを除去し
て、新たにきれいなゲート用酸化膜14を熱酸化法によっ
て形成した後、ゲート用酸化膜14上に、ｎ形不純物を含
む第１のシリコン膜（ゲート配線）21aを選択的に形成
する。このシリコン膜21aは多結晶シリコン膜の他、エ
ピタキシャル成長シリコン膜ないしは多孔質シリコン膜
でもよい。またｎ形不純物はシリコン膜形成時にドープ
しても、またはシリコン膜形成後に拡散によって導入し
てもよい。
方法により埋込み層２およびエピタキシャル層３を形成
したのち、第１図（Ａ）に示すように窒化シリコン膜等
の耐酸化性マスク（図示せず）によってエピタキシャル
層３の素子形成部3a,3b間を分離するように選択的に厚
い酸化膜５を形成する。その後耐酸化性マスクを除去し
て、新たにきれいなゲート用酸化膜14を熱酸化法によっ
て形成した後、ゲート用酸化膜14上に、ｎ形不純物を含
む第１のシリコン膜（ゲート配線）21aを選択的に形成
する。このシリコン膜21aは多結晶シリコン膜の他、エ
ピタキシャル成長シリコン膜ないしは多孔質シリコン膜
でもよい。またｎ形不純物はシリコン膜形成時にドープ
しても、またはシリコン膜形成後に拡散によって導入し
てもよい。
ついで、第１図（Ｂ）で示す様に公知の選択拡散法、た
とえばイオン注入法などにより、ｐ形ベース層8aを形成
した後、酸化膜22を形成し、写真製版技術によって酸化
膜14,22を選択エッチングしてエミッタ層とコレクタ電
極取り出し層形成のための窓開けを行う。
とえばイオン注入法などにより、ｐ形ベース層8aを形成
した後、酸化膜22を形成し、写真製版技術によって酸化
膜14,22を選択エッチングしてエミッタ層とコレクタ電
極取り出し層形成のための窓開けを行う。
ついで、第１図（Ｃ）に示すように、基板上に形成され
たｎ形不純物を含む第２のシリコン膜を写真製版技術に
よってエッチングして、エミッタ電極部23a,コレクタ電
極部23bを形成し、ついで、アニール処理によりシリコ
ン膜23a,23bを拡散源としてｎ形高不純物濃度のエミッ
タ層12aとコレクタ電極取り出し層11aを形成する。この
ときベース層8aは再拡散されてベース層8bとなる。
たｎ形不純物を含む第２のシリコン膜を写真製版技術に
よってエッチングして、エミッタ電極部23a,コレクタ電
極部23bを形成し、ついで、アニール処理によりシリコ
ン膜23a,23bを拡散源としてｎ形高不純物濃度のエミッ
タ層12aとコレクタ電極取り出し層11aを形成する。この
ときベース層8aは再拡散されてベース層8bとなる。
ついで第１図（Ｄ）に示すように、ホトレジスト膜24を
マスクとして酸化膜22をエッチング除去してｐ形不純物
をイオン注入し、ベース電極取り出し層25a,ソース9a,
ドレイン10aを形成する。ここで酸化膜22を100nm程度と
薄くした場合、上記酸化膜22のエッチング及び次工程で
のノンドープ酸化膜26のデポジションが不要となるが、
エミッタ電極のシリコン膜23bとベース層8bとの間の容
量が若干増し、これは製造工程の簡約化と特性への悪影
響のかね合となる。
マスクとして酸化膜22をエッチング除去してｐ形不純物
をイオン注入し、ベース電極取り出し層25a,ソース9a,
ドレイン10aを形成する。ここで酸化膜22を100nm程度と
薄くした場合、上記酸化膜22のエッチング及び次工程で
のノンドープ酸化膜26のデポジションが不要となるが、
エミッタ電極のシリコン膜23bとベース層8bとの間の容
量が若干増し、これは製造工程の簡約化と特性への悪影
響のかね合となる。
ついで第１図（Ｅ）に示すようにレジスト膜24を除去し
た後、パッシベーション膜としてノンドープ酸化膜26と
リンガラス27をデポジションし、パッシベーション膜の
焼締めとだらしさらにソース・ドレイン層の活性化をか
ねて900℃前後の温度でアニール処理を行う。このアニ
ール処理の際のエミッタ層の再拡散は、ｎ形不純物とし
て拡散係数の小さい砒素AsやアンチモンSbを用いている
ので、非常に小さく、トランジスタのhFEの制御への影
響はほとんどない。またこのときベース層8b,ソース層9
a,ドレイン層10aはそれぞれ再拡散されてベース層8c,ソ
ース層9b,ドレイン層10bとなる。
た後、パッシベーション膜としてノンドープ酸化膜26と
リンガラス27をデポジションし、パッシベーション膜の
焼締めとだらしさらにソース・ドレイン層の活性化をか
ねて900℃前後の温度でアニール処理を行う。このアニ
ール処理の際のエミッタ層の再拡散は、ｎ形不純物とし
て拡散係数の小さい砒素AsやアンチモンSbを用いている
ので、非常に小さく、トランジスタのhFEの制御への影
響はほとんどない。またこのときベース層8b,ソース層9
a,ドレイン層10aはそれぞれ再拡散されてベース層8c,ソ
ース層9b,ドレイン層10bとなる。
ついで第１図（Ｆ）に示すようにベース層8cおよびソー
ス層9b,ドレイン層10bさらには第２の多結晶シリコン層
（エミッタ電極部23aとコレクタ電極部23b）上の酸化膜
26,リンガラス膜27に窓開けを行ない、アルミニウム電
極15,18,20,16,17および配線（図示せず）を施す。ここ
で、多結晶シリコン膜を電極配線として使う場合、アル
ミニウムなどの金属配線に比べ、抵抗が高くなるので、
もし回路上問題がある場合には、酸化膜26,リンガラス
膜27をデポジションする前に上記多結晶シリコン膜上に
モリブデンシリサイドやチタンシリサイドなどの高導電
性耐熱材料からなる層を形成して抵抗を下げるようにす
るとよい。
ス層9b,ドレイン層10bさらには第２の多結晶シリコン層
（エミッタ電極部23aとコレクタ電極部23b）上の酸化膜
26,リンガラス膜27に窓開けを行ない、アルミニウム電
極15,18,20,16,17および配線（図示せず）を施す。ここ
で、多結晶シリコン膜を電極配線として使う場合、アル
ミニウムなどの金属配線に比べ、抵抗が高くなるので、
もし回路上問題がある場合には、酸化膜26,リンガラス
膜27をデポジションする前に上記多結晶シリコン膜上に
モリブデンシリサイドやチタンシリサイドなどの高導電
性耐熱材料からなる層を形成して抵抗を下げるようにす
るとよい。
このように、本実施例では、ゲート酸化を行なった後、
エミッタ層12aを形成し、その後MOSトランジスタのソー
ス9a・ドレイン10aを形成したので、バイポーラトラン
ジスタのhFEを決めるエミッタ拡散層の形成後に、ゲー
ト酸化などの高温熱処理を行なう必要がなく、したがっ
てVthの不安定要因を作ることなくhFEの制御性を向上さ
せることができる。また拡散係数の大きな不純物（ボロ
ン）を使用するｐチャンネルMOSのソース・ドレインの
形成をエミッタ形成後に行うようにしたので、ショート
チャンネルMOSに対しても安定なVthの制御を行なうこと
ができる。また、拡散係数の小さいｎ形不純物として砒
素AsやアンチモンSbを含む多結晶シリコン膜をエミッタ
層形成用の拡散源として用いているため、ソース・ドレ
イン形成を最後に行っても、該ソース・ドレイン形成時
のアニール処理によるエミッタ層の再拡散は小さく、バ
イポーラトタンジスタの良好な高周波特性を確保でき
る。さらにソース・ドレイン形成時に外部ベース層25a
も同時に形成するため、外部ベース層形成のための工程
を追加することなくベース抵抗を低減することができ、
バイポーラトランジスタの高周波特性をより一層良好な
ものとすることができる。
エミッタ層12aを形成し、その後MOSトランジスタのソー
ス9a・ドレイン10aを形成したので、バイポーラトラン
ジスタのhFEを決めるエミッタ拡散層の形成後に、ゲー
ト酸化などの高温熱処理を行なう必要がなく、したがっ
てVthの不安定要因を作ることなくhFEの制御性を向上さ
せることができる。また拡散係数の大きな不純物（ボロ
ン）を使用するｐチャンネルMOSのソース・ドレインの
形成をエミッタ形成後に行うようにしたので、ショート
チャンネルMOSに対しても安定なVthの制御を行なうこと
ができる。また、拡散係数の小さいｎ形不純物として砒
素AsやアンチモンSbを含む多結晶シリコン膜をエミッタ
層形成用の拡散源として用いているため、ソース・ドレ
イン形成を最後に行っても、該ソース・ドレイン形成時
のアニール処理によるエミッタ層の再拡散は小さく、バ
イポーラトタンジスタの良好な高周波特性を確保でき
る。さらにソース・ドレイン形成時に外部ベース層25a
も同時に形成するため、外部ベース層形成のための工程
を追加することなくベース抵抗を低減することができ、
バイポーラトランジスタの高周波特性をより一層良好な
ものとすることができる。
また、MOSトランジスタのソース・ドレイン形成から多
結晶シリコン膜を用いてセルフアライン的に行われるた
め、多結晶シリこんゲートMOSトランジスタの占有面積
（すなわち第４図の厚い酸化膜５と半導体層との境界線
A2で囲まれた部分の面積）は従来のアルミニウムゲート
MOSトランジスタの占有面積（すなわち第３図の境界線A
1で囲まれた部分の面積）の68％に縮小され、MOSトタン
ジスタの微細化が可能となる。
結晶シリコン膜を用いてセルフアライン的に行われるた
め、多結晶シリこんゲートMOSトランジスタの占有面積
（すなわち第４図の厚い酸化膜５と半導体層との境界線
A2で囲まれた部分の面積）は従来のアルミニウムゲート
MOSトランジスタの占有面積（すなわち第３図の境界線A
1で囲まれた部分の面積）の68％に縮小され、MOSトタン
ジスタの微細化が可能となる。
さらにまた、隣接して位置するエミッタ層12bとコレク
タコンタクト層11bとを、絶縁膜22の開口内に第２のシ
リコン膜を選択的に形成してなるエミッタ電極23b,コレ
クタ電極23aからの不純物拡散により同時に形成するの
で、上記エミッタ層12b及びコレクタコンタクト層11b
が、上記絶縁膜22の開口パターンに対して自己整合的に
形成されることとなり、隣接配置される半導体層11b,12
b間でのマスク合わせマージンの削減によりバイポーラ
素子の微細化を図ることができる。
タコンタクト層11bとを、絶縁膜22の開口内に第２のシ
リコン膜を選択的に形成してなるエミッタ電極23b,コレ
クタ電極23aからの不純物拡散により同時に形成するの
で、上記エミッタ層12b及びコレクタコンタクト層11b
が、上記絶縁膜22の開口パターンに対して自己整合的に
形成されることとなり、隣接配置される半導体層11b,12
b間でのマスク合わせマージンの削減によりバイポーラ
素子の微細化を図ることができる。
この発明にかかる半導体集積回路装置の製造方法によれ
ば,npn型バイポーラトランジスタとＰチャンネルMOSト
ランジスタとを同一基板上に形成してなる半導体集積回
路装置の製造方法において、上記半導体基板の一主面
に、上記npn型バイポーラトランジスタを形成するため
のｎ型の第１の素子形成領域と、上記ＰチャンネルMOS
トランジスタを形成するためのｎ型の第２の素子形成領
域とを互いに電気的に分離して形成する工程、上記半導
体基板の一主面に第１の絶縁膜を形成した後、当該第１
の絶縁膜の上記第２の素子形成領域を被覆する上記Ｐチ
ャンネルMOSトランジスタのゲート酸化膜となる部分上
に上記ＰチャンネルMOSトランジスタのゲート電極を形
成する工程、上記半導体基板の第１の素子形成領域の一
主面にｐ型不純物をイオン注入することによって上記np
n型バイポーラトランジスタの活性ベース層を形成する
工程、上記半導体基板の一主面上に第２の絶縁膜を形成
し、かつ、上記npn型バイポーラトランジスタのエミッ
タ領域及びコレクタ領域に対応して当該第２の絶縁膜に
開口部を形成する工程、上記第２の絶縁膜の開口部を介
して上記npn型バイポーラトランジスタのエミッタ領域
及びコレクタ領域の露出面と接し、かつ、一部が上記第
２の絶縁膜上に延在したｎ型不純物を含むシリコン膜を
形成する工程、上記シリコン膜をｎ型不純物拡散源とし
て上記npn型バイポーラトランジスタのエミッタ層及び
コレクタ電極取り出し層を形成する工程、上記第２の絶
縁膜を選択的に除去して、上記半導体基板の第２の素子
形成領域の一主面における上記ＰチャンネルMOSトラン
ジスタのソース形成領域及びドレイン形成領域の表面
と、上記半導体基板の第１の素子形成領域の一主面にお
ける上記npn型バイポーラトランジスタの活性ベース層
のベース電極取り出し形成領域の表面を露出させ、これ
らＰチャンネルMOSトランジスタのソース形成領域及び
ドレイン形成領域の露出面とnpn型バイポーラトランジ
スタのベース電極取り出し形成領域の露出面からｐ型不
純物をイオン注入することによって、上記Ｐチャンネル
MOSトランジスタのソース層及びドレイン層と上記npn型
バイポーラトランジスタのベース電極取り出し層を同時
に形成する工程、上記シリコン層を介して上記npn型バ
イポーラトランジスタのエミッタ層に電気的に接続され
るエミッタ電極と、上記半導体基板の一主面における上
記npn型バイポーラトランジスタのベース電極取り出し
層の表面のみに接してベース層と電気的に接続されるベ
ース電極と、上記半導体基板の一主面における上記npn
型バイポーラトランジスタのコレクタ電極取り出し層と
電気的に接続されるコレクタ電極と、上記Ｐチャンネル
MOSトランジスタのソース層と電気的に接続されるソー
ス電極と、上記ＰチャンネルMOSトランジスタのドレイ
ン層と電気的に接続されるドレイン電極とを形成する工
程を備えたので、ゲート酸化膜の形成後にエミッタ層を
形成したことにより、ＰチャンネルMOSトランジスタに
おけるVthの不安定要因を生ずることなく、npn型バイポ
ーラトランジスタのhFEの制御性を向上することとなっ
て、npn型バイポーラトランジスタの高周波特性を良好
なものにすることができ、また、絶縁膜開口内に形成し
たＮ型不純物を含むシリコン膜からの不純物拡散により
npn型バイポーラトランジスタのエミッタ層及びコレク
タ電極取り出し層を形成したことにより、これらエミッ
タ層及びコレクタ電極取り出し層が、絶縁膜開口のパタ
ーンに合わせて自己整合的に形成されることとなって、
マスク合わせマージンの削減によりnpn型バイポーラト
ランジスタの微細化を図ることができ、また、Ｐチャン
ネルMOSトランジスタのソース層及びドレイン層と、npn
型バイポーラトランジスタのベース電極取り出し層を同
時に形成したことにより、ベース電極取り出し層の形成
工程を追加することなくベース領域が低抵抗化して、np
n型バイポーラトランジスタの高周波特性をより一層良
好なものにすることがき、その結果、高密度（高集積
度）で、かつ、高周波動作に優れた半導体集積回路装置
を得ることができるという効果が得られる。
ば,npn型バイポーラトランジスタとＰチャンネルMOSト
ランジスタとを同一基板上に形成してなる半導体集積回
路装置の製造方法において、上記半導体基板の一主面
に、上記npn型バイポーラトランジスタを形成するため
のｎ型の第１の素子形成領域と、上記ＰチャンネルMOS
トランジスタを形成するためのｎ型の第２の素子形成領
域とを互いに電気的に分離して形成する工程、上記半導
体基板の一主面に第１の絶縁膜を形成した後、当該第１
の絶縁膜の上記第２の素子形成領域を被覆する上記Ｐチ
ャンネルMOSトランジスタのゲート酸化膜となる部分上
に上記ＰチャンネルMOSトランジスタのゲート電極を形
成する工程、上記半導体基板の第１の素子形成領域の一
主面にｐ型不純物をイオン注入することによって上記np
n型バイポーラトランジスタの活性ベース層を形成する
工程、上記半導体基板の一主面上に第２の絶縁膜を形成
し、かつ、上記npn型バイポーラトランジスタのエミッ
タ領域及びコレクタ領域に対応して当該第２の絶縁膜に
開口部を形成する工程、上記第２の絶縁膜の開口部を介
して上記npn型バイポーラトランジスタのエミッタ領域
及びコレクタ領域の露出面と接し、かつ、一部が上記第
２の絶縁膜上に延在したｎ型不純物を含むシリコン膜を
形成する工程、上記シリコン膜をｎ型不純物拡散源とし
て上記npn型バイポーラトランジスタのエミッタ層及び
コレクタ電極取り出し層を形成する工程、上記第２の絶
縁膜を選択的に除去して、上記半導体基板の第２の素子
形成領域の一主面における上記ＰチャンネルMOSトラン
ジスタのソース形成領域及びドレイン形成領域の表面
と、上記半導体基板の第１の素子形成領域の一主面にお
ける上記npn型バイポーラトランジスタの活性ベース層
のベース電極取り出し形成領域の表面を露出させ、これ
らＰチャンネルMOSトランジスタのソース形成領域及び
ドレイン形成領域の露出面とnpn型バイポーラトランジ
スタのベース電極取り出し形成領域の露出面からｐ型不
純物をイオン注入することによって、上記Ｐチャンネル
MOSトランジスタのソース層及びドレイン層と上記npn型
バイポーラトランジスタのベース電極取り出し層を同時
に形成する工程、上記シリコン層を介して上記npn型バ
イポーラトランジスタのエミッタ層に電気的に接続され
るエミッタ電極と、上記半導体基板の一主面における上
記npn型バイポーラトランジスタのベース電極取り出し
層の表面のみに接してベース層と電気的に接続されるベ
ース電極と、上記半導体基板の一主面における上記npn
型バイポーラトランジスタのコレクタ電極取り出し層と
電気的に接続されるコレクタ電極と、上記Ｐチャンネル
MOSトランジスタのソース層と電気的に接続されるソー
ス電極と、上記ＰチャンネルMOSトランジスタのドレイ
ン層と電気的に接続されるドレイン電極とを形成する工
程を備えたので、ゲート酸化膜の形成後にエミッタ層を
形成したことにより、ＰチャンネルMOSトランジスタに
おけるVthの不安定要因を生ずることなく、npn型バイポ
ーラトランジスタのhFEの制御性を向上することとなっ
て、npn型バイポーラトランジスタの高周波特性を良好
なものにすることができ、また、絶縁膜開口内に形成し
たＮ型不純物を含むシリコン膜からの不純物拡散により
npn型バイポーラトランジスタのエミッタ層及びコレク
タ電極取り出し層を形成したことにより、これらエミッ
タ層及びコレクタ電極取り出し層が、絶縁膜開口のパタ
ーンに合わせて自己整合的に形成されることとなって、
マスク合わせマージンの削減によりnpn型バイポーラト
ランジスタの微細化を図ることができ、また、Ｐチャン
ネルMOSトランジスタのソース層及びドレイン層と、npn
型バイポーラトランジスタのベース電極取り出し層を同
時に形成したことにより、ベース電極取り出し層の形成
工程を追加することなくベース領域が低抵抗化して、np
n型バイポーラトランジスタの高周波特性をより一層良
好なものにすることがき、その結果、高密度（高集積
度）で、かつ、高周波動作に優れた半導体集積回路装置
を得ることができるという効果が得られる。
第１図は本発明の一実施例の半導体集積回路装置の製造
方法における各主要工程での試料の断面を示す図、第２
図は従来のBI−MOS集積回路装置の製造方法における製
造工程での試料の断面を示す図、第３図及び第４図はそ
れぞれ従来及び本発明の方法により得られたMOSトラン
ジスタ部分の平面パターンを示す図である。 １…ｐ形シリコン基板、２…ｎ形高不純物濃度の埋込み
層、3a,3b…ｎ形低不純物濃度のエピタキシャル層、４
…窒化膜、5,14…酸化膜、8a,8b,8c…ベース層、9a,9b
…ソース層、10a,10b…ドレイン層、11a,11b…コレクタ
電極取り出し層、12a,12b…ｎ形高不純物濃度のエミッ
タ層、15,16,17,18,19,20…電極、21a,21b…第１のシリ
コン膜、23a,23b…第２のシリコン膜、24…ホトレジス
ト膜。 なお図中同一符号は同一又は相当部分を示す。
方法における各主要工程での試料の断面を示す図、第２
図は従来のBI−MOS集積回路装置の製造方法における製
造工程での試料の断面を示す図、第３図及び第４図はそ
れぞれ従来及び本発明の方法により得られたMOSトラン
ジスタ部分の平面パターンを示す図である。 １…ｐ形シリコン基板、２…ｎ形高不純物濃度の埋込み
層、3a,3b…ｎ形低不純物濃度のエピタキシャル層、４
…窒化膜、5,14…酸化膜、8a,8b,8c…ベース層、9a,9b
…ソース層、10a,10b…ドレイン層、11a,11b…コレクタ
電極取り出し層、12a,12b…ｎ形高不純物濃度のエミッ
タ層、15,16,17,18,19,20…電極、21a,21b…第１のシリ
コン膜、23a,23b…第２のシリコン膜、24…ホトレジス
ト膜。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】npn型バイポーラトランジスタとＰチャン
ネルMOSトランジスタとを同一基板に形成してなる半導
体集積回路装置の製造方法において、 上記半導体基板の一主面に、上記npn型バイポーラトラ
ンジスタを形成するためのｎ型の第１の素子形成領域
と、上記ＰチャンネルMOSトランジスタを形成するため
のｎ型の第２の素子形成領域とを互いに電気的に分離し
て形成する工程、 上記半導体基板の一主面に第１の絶縁膜を形成した後、
当該第１の絶縁膜の上記第２の素子形成領域を被覆する
上記ＰチャンネルMOSトランジスタのゲート酸化膜とな
る部分上に上記ＰチャンネルMOSトランジスタのゲート
電極を形成する工程、 上記半導体基板の第１の素子形成領域の一主面にｐ型不
純物をイオン注入することによって上記npn型バイポー
ラトランジスタの活性ベース層を形成する工程、 上記半導体基板の一主面上に第２の絶縁膜を形成し、か
つ、上記npn型バイポーラトランジスタのエミッタ領域
及びコレクタ領域に対応して当該第２の絶縁膜に開口部
を形成する工程、 上記第２の絶縁膜の開口部を介して上記npn型バイポー
ラトランジスタのエミッタ領域及びコレクタ領域の露出
面と接し、かつ、一部が上記第２の絶縁膜上に延在した
ｎ型不純物を含むシリコン膜を形成する工程、 上記シリコン膜をｎ型不純物拡散源として上記npn型バ
イポーラトランジスタのエミッタ層及びコレクタ電極取
り出し層を形成する工程、 上記第２の絶縁膜を選択的に除去して、上記半導体基板
の第２の素子形成領域の一主面における上記Ｐチャンネ
ルMOSトランジスタのソース形成領域及びドレイン形成
領域の表面と、上記半導体基板の第１の素子形成領域の
一主面における上記npn型バイポーラトランジスタの活
性ベース層のベース電極取り出し形成領域の表面を露出
させ、これらＰチャンネルMOSトランジスタのソース形
成領域及びドレイン形成領域の露出面とnpn型バイポー
ラトランジスタのベース電極取り出し形成領域の露出面
からｐ型不純物をイオン注入することによって、上記Ｐ
チャンネルMOSトランジスタのソース層及びドレイン層
と上記npn型バイポーラトランジスタのベース電極取り
出し層を同時に形成する工程、 上記シリコン層を介して上記npn型バイポーラトランジ
スタのエミッタ層に電気的に接続されるエミッタ電極
と、上記半導体基板の一主面における上記npn型バイポ
ーラトランジスタのベース電極取り出し層の表面のみに
接してベース層と電気的に接続されるベース電極と、上
記半導体基板の一主面における上記npn型バイポーラト
ランジスタのコレクタ電極取り出し層と電気的に接続さ
れるコレクタ電極と、上記ＰチャンネルMOSトランジス
タのソース層と電気的に接続されるソース電極と、上記
ＰチャンネルMOSトランジスタのドレイン層と電気的に
接続されるドレイン電極とを形成する工程を備えたこと
を特徴とする半導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174861A JPH0734452B2 (ja) | 1986-07-24 | 1986-07-24 | 半導体集積回路装置の製造方法 |
| GB8717473A GB2193036B (en) | 1986-07-24 | 1987-07-23 | Method of fabricating a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174861A JPH0734452B2 (ja) | 1986-07-24 | 1986-07-24 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6331155A JPS6331155A (ja) | 1988-02-09 |
| JPH0734452B2 true JPH0734452B2 (ja) | 1995-04-12 |
Family
ID=15985936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174861A Expired - Lifetime JPH0734452B2 (ja) | 1986-07-24 | 1986-07-24 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734452B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222566A (ja) * | 1982-06-19 | 1983-12-24 | Hitachi Denshi Ltd | 半導体装置 |
| JPS58222556A (ja) * | 1982-06-21 | 1983-12-24 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61110457A (ja) * | 1984-11-05 | 1986-05-28 | Nec Corp | 半導体装置 |
-
1986
- 1986-07-24 JP JP61174861A patent/JPH0734452B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6331155A (ja) | 1988-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
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|
| EXPY | Cancellation because of completion of term |