JPH0736268B2 - メモリボード識別方法 - Google Patents
メモリボード識別方法Info
- Publication number
- JPH0736268B2 JPH0736268B2 JP63162998A JP16299888A JPH0736268B2 JP H0736268 B2 JPH0736268 B2 JP H0736268B2 JP 63162998 A JP63162998 A JP 63162998A JP 16299888 A JP16299888 A JP 16299888A JP H0736268 B2 JPH0736268 B2 JP H0736268B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory board
- signal
- type
- ras
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Memory System (AREA)
Description
【発明の詳細な説明】 〔概要〕 計算機などのメモリボード単位にメモリ増設が可能なシ
ステムにおける実装されたメモリボードの識別方法に関
し， メモリボードの実装／未実装と種類とを識別するために
必要なインタフェースの信号線数を削減することを目的
とし， 本体装置と，実装されたメモリボードとの間に，本体装
置側でプルアップされたメモリボード識別信号線を上記
コネクタを介して設け，各メモリボードには，本体装置
から供給されるRAS信号を上記メモリボード識別信号線
に結合するか，あるいはRAS信号を結合する代りにメモ
リボード識別信号線を接地することによりその種類を示
す情報を設定し， 本体装置は，ダイナミックメモリのリフレッシュ時に上
記コネクタにRAS信号を送出すると同時にメモリボード
識別信号線上の信号を読み取り，その信号状態により，
メモリボードの実装の有無と実装されているメモリボー
ドの種類を識別する構成をもつ。
ステムにおける実装されたメモリボードの識別方法に関
し， メモリボードの実装／未実装と種類とを識別するために
必要なインタフェースの信号線数を削減することを目的
とし， 本体装置と，実装されたメモリボードとの間に，本体装
置側でプルアップされたメモリボード識別信号線を上記
コネクタを介して設け，各メモリボードには，本体装置
から供給されるRAS信号を上記メモリボード識別信号線
に結合するか，あるいはRAS信号を結合する代りにメモ
リボード識別信号線を接地することによりその種類を示
す情報を設定し， 本体装置は，ダイナミックメモリのリフレッシュ時に上
記コネクタにRAS信号を送出すると同時にメモリボード
識別信号線上の信号を読み取り，その信号状態により，
メモリボードの実装の有無と実装されているメモリボー
ドの種類を識別する構成をもつ。
本発明は，計算機などのメモリボード単位にメモリ増設
が可能なシステムにおける実装されたメモリボードの識
別方法に関する。
が可能なシステムにおける実装されたメモリボードの識
別方法に関する。
増設可能なメモリボードに，メモリ容量やアクセス方法
などが異なる複数の種類がある場合，システムでは，メ
モリボードの実装の有無と，実装されている場合その種
類とを識別し，対応するアクセス制御を行う必要があ
る。
などが異なる複数の種類がある場合，システムでは，メ
モリボードの実装の有無と，実装されている場合その種
類とを識別し，対応するアクセス制御を行う必要があ
る。
本発明は，メモリボードの実装の有無とメモリボードの
種類の識別とを少ないインタフェース信号線で可能にす
る。
種類の識別とを少ないインタフェース信号線で可能にす
る。
第４図は，メモリボードを識別する従来方式の説明図で
ある。
ある。
第４図において,24は計算機等の本体装置に設けられて
いるメモリ制御回路である。25ないし26はメモリ増設の
ためのバスに接続されているメモリボード挿着用のコネ
クタである。28,30,32はメモリボードの種類（以後タイ
プという）を識別するための信号線である。29,31,33は
メモリボードの実装の有無を識別するための信号線であ
る。34ないし39は，信号線28ないし33をそれぞれＨレベ
ル（論理“1"レベル）にプルアップするプルアップ抵抗
である。40,41はコネクタ25,26にそれぞれ挿着されて実
装されたタイプ１とタイプ２のメモリボードである。
いるメモリ制御回路である。25ないし26はメモリ増設の
ためのバスに接続されているメモリボード挿着用のコネ
クタである。28,30,32はメモリボードの種類（以後タイ
プという）を識別するための信号線である。29,31,33は
メモリボードの実装の有無を識別するための信号線であ
る。34ないし39は，信号線28ないし33をそれぞれＨレベ
ル（論理“1"レベル）にプルアップするプルアップ抵抗
である。40,41はコネクタ25,26にそれぞれ挿着されて実
装されたタイプ１とタイプ２のメモリボードである。
またMiD0,MiD1,MiD2（代表してMiDnで表わす）は，それ
ぞれ信号線28,30,32上のメモリボードタイプ識別信号で
あり,SRPLY0,SRPLY1,SRPLY2（代表してSRPLYnで表わ
す）はそれぞれ信号線29,31,33上の実装識別信号であ
る。
ぞれ信号線28,30,32上のメモリボードタイプ識別信号で
あり,SRPLY0,SRPLY1,SRPLY2（代表してSRPLYnで表わ
す）はそれぞれ信号線29,31,33上の実装識別信号であ
る。
MiDn信号のH,Lレベルとタイプとの対応は，予め次のよ
うに定められている。
うに定められている。
またSRPLYn信号のH,Lレベルと実装状態との対応は，予
め次のように定められている。
め次のように定められている。
各信号線28ないし33には，それぞれプルアップ抵抗34な
いし39によってVCCのＨレベルが与えられている。
いし39によってVCCのＨレベルが与えられている。
しかし，メモリボード内でこれらの信号線28ないし33の
いずれかを接地した場合，その信号線はＬレベルに低下
する。
いずれかを接地した場合，その信号線はＬレベルに低下
する。
実装されるメモリボードは，これを利用してそれぞれの
タイプにしたがって,MiDnおよびSRPLYnの各信号を対応
するレベルに設定し，本体装置のメモリ制御回路24に，
メモリボードの実装の有無とタイプとを識別可能にす
る。
タイプにしたがって,MiDnおよびSRPLYnの各信号を対応
するレベルに設定し，本体装置のメモリ制御回路24に，
メモリボードの実装の有無とタイプとを識別可能にす
る。
たとえば図示されているコネクタ25のメモリボード40の
場合，信号線28,29がともに接地（GND）されており，こ
のためMiD0＝L,SRPLY0＝Ｌとなって，タイプ１のメモリ
ボードが実装されていることを表示する。
場合，信号線28,29がともに接地（GND）されており，こ
のためMiD0＝L,SRPLY0＝Ｌとなって，タイプ１のメモリ
ボードが実装されていることを表示する。
またコネクタ26のメモリボード41の場合には，信号線30
を開放（OPEN），信号線31を接地（GND）されており，
このためMiD1＝H,SRPLY1＝Ｌとなって，タイプ２のメモ
リボードが実装されていることを表示する。
を開放（OPEN），信号線31を接地（GND）されており，
このためMiD1＝H,SRPLY1＝Ｌとなって，タイプ２のメモ
リボードが実装されていることを表示する。
そしてコネクタ27では，信号線32,33がともに開放され
ているため,MiD2＝H,SRPLY2＝Ｈとなって，メモリボー
ドが未実装であることを表示する。
ているため,MiD2＝H,SRPLY2＝Ｈとなって，メモリボー
ドが未実装であることを表示する。
このようにして，メモリボードにタイプ1,2の２種類の
タイプがあり，このため実装されるメモリボードのタイ
プと実装／未実装とを識別する必要があるシステムでは
専用の２本の信号線について信号状態の検出が行われ，
その結果にしたがって，メモリ制御が実行される。
タイプがあり，このため実装されるメモリボードのタイ
プと実装／未実装とを識別する必要があるシステムでは
専用の２本の信号線について信号状態の検出が行われ，
その結果にしたがって，メモリ制御が実行される。
なお，メモリボードのタイプが３以上ある場合には，各
コネクタごとにタイプ識別用の信号線の本数を増やす必
要がある。
コネクタごとにタイプ識別用の信号線の本数を増やす必
要がある。
従来のメモリボード識別方式では，メモリボード増設用
のコネクタごとに，メモリボードの種類と実装／未実装
とを識別するために，本体装置とメモリボードとの間の
インタフェース中に別々の専用信号線を設ける必要があ
った。
のコネクタごとに，メモリボードの種類と実装／未実装
とを識別するために，本体装置とメモリボードとの間の
インタフェース中に別々の専用信号線を設ける必要があ
った。
本発明は，メモリボードの実装／未実装と種類とを識別
するために必要なインタフェースの信号線数を削減する
ことを目的とする。
するために必要なインタフェースの信号線数を削減する
ことを目的とする。
本発明は，ダイナイミックメモリを搭載したメモリボー
トを使用するシステムにおいて，本体装置からリフレッ
シュ時にメモリボードに送出されるRAS信号を利用し
て，メモリボードの実装／未実装とメモリボードの種類
とを同時に識別できる信号をメモリボード内で作成し，
本体装置に読み取り可能にするものである。これによ
り，メモリボードの実装／未実装と種類それぞれを識別
するため別々の専用信号線は不要となり，メモリボード
に２種類しかないもっとも簡単な場合には各コネクタご
とに１本のメモリボード識別信号線を設けるだけでメモ
リボードの識別が可能となる。
トを使用するシステムにおいて，本体装置からリフレッ
シュ時にメモリボードに送出されるRAS信号を利用し
て，メモリボードの実装／未実装とメモリボードの種類
とを同時に識別できる信号をメモリボード内で作成し，
本体装置に読み取り可能にするものである。これによ
り，メモリボードの実装／未実装と種類それぞれを識別
するため別々の専用信号線は不要となり，メモリボード
に２種類しかないもっとも簡単な場合には各コネクタご
とに１本のメモリボード識別信号線を設けるだけでメモ
リボードの識別が可能となる。
第１図は，本発明の原理である。
第１図において， １は，計算機等の本体装置であり，メモリのアクセス制
御およびリフレッシュ制御を行うとともに，増設メモリ
についてのメモリボードの実装／未実装とそ種類とを識
別する機能をもつ。
御およびリフレッシュ制御を行うとともに，増設メモリ
についてのメモリボードの実装／未実装とそ種類とを識
別する機能をもつ。
２ないし４は，メモリボードを挿着するためのコネクタ
であり，本体装置１の増設メモリバス（図示省略）とメ
モリボードとの間で信号線を接続する。
であり，本体装置１の増設メモリバス（図示省略）とメ
モリボードとの間で信号線を接続する。
5,7,9は,RAS信号線であり，コネクタ2,3,4を介してメモ
リボードに対して，アクセス時およびリフレッシュ時に
それぞれRAS信号RAS0,RAS1,RAS2を供給する。なお，そ
の他のメモリ制御信号については，本発明に直接関係し
ないので図示を省略してある。
リボードに対して，アクセス時およびリフレッシュ時に
それぞれRAS信号RAS0,RAS1,RAS2を供給する。なお，そ
の他のメモリ制御信号については，本発明に直接関係し
ないので図示を省略してある。
6,8,10は、メモリボード識別信号線であり，コネクタ2,
3,4を介してメモリボードからのメモリボード識別信号
を転送する。
3,4を介してメモリボードからのメモリボード識別信号
を転送する。
11,12,13は，それぞれメモリボード識別信号線6,8,10を
Ｈレベルにプルアップするプルアップ抵抗である。
Ｈレベルにプルアップするプルアップ抵抗である。
14,15は，それぞれコネクタ2,3に挿着されたメモリボー
ドであり，図示の例ではメモリボード14の種類がタイプ
1,メモリボード15の種類がタイプ２とされる。
ドであり，図示の例ではメモリボード14の種類がタイプ
1,メモリボード15の種類がタイプ２とされる。
16は，メモリボード識別信号線６に対する接地（GND）
接続であり，タイプ１のメモリボードにおけるメモリボ
ード識別信号を規定する。
接続であり，タイプ１のメモリボードにおけるメモリボ
ード識別信号を規定する。
17は,RAS信号線７とメモリボード識別信号線８とを結合
するループ接続であり，タイプ２のメモリボードにおけ
るメモリボード識別信号を規定する。
するループ接続であり，タイプ２のメモリボードにおけ
るメモリボード識別信号を規定する。
また第１図右側の信号波形は，各信号線５ないし10上の
信号についてのもので，（5,7,9）はRAS信号線5,7,9に
それぞれ供給されるRAS信号RASn（ｎ＝0,1,2）を示し，
（６），（８），（10）はそれぞれメモリボード識別信
号線6,8,10上のメモリボード識別RPLY0,RPLY1,RPLY2を
示す。
信号についてのもので，（5,7,9）はRAS信号線5,7,9に
それぞれ供給されるRAS信号RASn（ｎ＝0,1,2）を示し，
（６），（８），（10）はそれぞれメモリボード識別信
号線6,8,10上のメモリボード識別RPLY0,RPLY1,RPLY2を
示す。
第１図において，本体装置１は，コネクタ2,3,4のメモ
リボードに対して，所定のタイミングでリフレッシュ制
御を行う。たとえばRASオンリ・リフレッシュ方式のダ
イナミックメモリ素子に対しては，行アドレスとRAS信
号の制御のみでリフレッシュが行われる。
リボードに対して，所定のタイミングでリフレッシュ制
御を行う。たとえばRASオンリ・リフレッシュ方式のダ
イナミックメモリ素子に対しては，行アドレスとRAS信
号の制御のみでリフレッシュが行われる。
これにより，リフレッシュ時に，各メモリボード14,15
はそれぞれRAS信号RAS0,RAS1を受け取る。しかしメモリ
ボード14の場合には，このRAS信号RAS0をメモリボード
識別信号線６に結合せず，信号線６を接地しているの
で，メモリボード識別信号RPLY0はＬレベルに保持され
る。
はそれぞれRAS信号RAS0,RAS1を受け取る。しかしメモリ
ボード14の場合には，このRAS信号RAS0をメモリボード
識別信号線６に結合せず，信号線６を接地しているの
で，メモリボード識別信号RPLY0はＬレベルに保持され
る。
またメモリボード15の場合には,RAS信号RAS1がメモリボ
ード識別信号線８に転送されるので，メモリボード識別
信号RPLY1は,RAS1と一致する。
ード識別信号線８に転送されるので，メモリボード識別
信号RPLY1は,RAS1と一致する。
そしてメモリボードが実装されていないコネクタ４の場
合には，メモリボード識別信号RPLY2はプルアップ抵抗1
3によってＨレベルに保持される。
合には，メモリボード識別信号RPLY2はプルアップ抵抗1
3によってＨレベルに保持される。
本体装置１は，リフレッシュ時にRAS信号RASnの発信直
前のタイミングt0とRASnのＨレベルにおける中央のタイ
ミングt1とで，各メモリボード識別信号RPLY0,RPLY1,RP
LY2のレベルを読み取り，そのレベルの組み合せによ
り，メモリボードの実装／未実装と，メモリボードの種
類（タイプ）を識別する。
前のタイミングt0とRASnのＨレベルにおける中央のタイ
ミングt1とで，各メモリボード識別信号RPLY0,RPLY1,RP
LY2のレベルを読み取り，そのレベルの組み合せによ
り，メモリボードの実装／未実装と，メモリボードの種
類（タイプ）を識別する。
第１図の例では，タイミングt0とt1のレベルH/Lに応じ
て，次のように判定される。
て，次のように判定される。
〔実施例〕 第２図および第３図に示す実施例により，本発明の詳細
を説明する。
を説明する。
第２図は本体装置内のメモリ制御回路の実施例構成図で
あり，第３図はその信号タイミング図である。
あり，第３図はその信号タイミング図である。
第２図において,18はリフレッシュ制御回路であり，第
３図（ａ），（ｂ）に示すリフレッシュタイミング信号
RFTiMおよび電源立上げ信号PRDYのいずれかに応答し
て，第３図（ｃ）に示すリフレッシュ制御信号RFSHを発
生する。
３図（ａ），（ｂ）に示すリフレッシュタイミング信号
RFTiMおよび電源立上げ信号PRDYのいずれかに応答し
て，第３図（ｃ）に示すリフレッシュ制御信号RFSHを発
生する。
19は，メモリタイミング制御回路であり，メモリアクセ
ス時にRASタイミング信号TRAS,CASタイミング信号TCAS,
ライト・イネーブル信号TWEを発生するが，リフレッシ
ュ制御信号RFSHが入力されるとき，第３図（ｅ）に示す
RASタイミング信号TRASを発生する。
ス時にRASタイミング信号TRAS,CASタイミング信号TCAS,
ライト・イネーブル信号TWEを発生するが，リフレッシ
ュ制御信号RFSHが入力されるとき，第３図（ｅ）に示す
RASタイミング信号TRASを発生する。
20は，メモリID制御回路であり，電源立上げ信号PRDYお
よびリフレッシュ制御信号RFSHが同時に入力されたと
き，メモリボードのID（種類）を識別するタイミングを
設定し，第３図（ｄ）に示すメモリIDセット信号IDSET
を出力する。
よびリフレッシュ制御信号RFSHが同時に入力されたと
き，メモリボードのID（種類）を識別するタイミングを
設定し，第３図（ｄ）に示すメモリIDセット信号IDSET
を出力する。
21は,ANDゲートであり,IDSETとTRASを入力としてAND論
理をとり,IDSET期間に生じたTRASのみを出力する。
理をとり,IDSET期間に生じたTRASのみを出力する。
22,23は，フリップフロップであり，それぞれANDゲート
21の出力信号およびその反転信号の各立上りのタイミン
グにおいて，第３図（ｆ）のメモリボード識別信号RPLY
nの２つの値をサンプリングし，それぞれを保持する。
21の出力信号およびその反転信号の各立上りのタイミン
グにおいて，第３図（ｆ）のメモリボード識別信号RPLY
nの２つの値をサンプリングし，それぞれを保持する。
フリップフロップ22の状態出力は，第４図の従来方式に
おけるメモリボードの種類を示す信号MiDn（Ｈレベル＝
タイプ2,Lレベル＝タイプ１）となり，同様にフリップ
フロップ23の状態出力は，メモリボードの実装／未実装
を示す信号SRPYとなる。
おけるメモリボードの種類を示す信号MiDn（Ｈレベル＝
タイプ2,Lレベル＝タイプ１）となり，同様にフリップ
フロップ23の状態出力は，メモリボードの実装／未実装
を示す信号SRPYとなる。
この実施例回路では，電源投入によるシステム立上げ時
にのみメモリボード・識別が行われ，識別結果はその後
のシステム運用中使用される。
にのみメモリボード・識別が行われ，識別結果はその後
のシステム運用中使用される。
本発明によれば，増設されるメモリボードについて，た
とえば種類が２種類あればメモリボード識別信号は１本
だけ用意すればよくなり，従来２本必要であったのに較
べて半分にすることができる。
とえば種類が２種類あればメモリボード識別信号は１本
だけ用意すればよくなり，従来２本必要であったのに較
べて半分にすることができる。
このため，本体装置とメモリボードとを接続するコネク
タの端子数およびケーブルの線数が少なくて済み，また
メモリボード内の配線も単純化される。
タの端子数およびケーブルの線数が少なくて済み，また
メモリボード内の配線も単純化される。
第１図は本発明の原理説明図，第２図は本発明によるメ
モリ制御回路の実施例構成図，第３図は第２図に示す実
施例回路の信号タイミング図，第４図は従来方式の説明
図である。 第１図中， 1:本体装置 ２〜4:コネクタ 5,7,9:RAS信号線 6,8,10:メモリボード識別信号線 11〜13:プルアップ抵抗 14,15:メモリボード
モリ制御回路の実施例構成図，第３図は第２図に示す実
施例回路の信号タイミング図，第４図は従来方式の説明
図である。 第１図中， 1:本体装置 ２〜4:コネクタ 5,7,9:RAS信号線 6,8,10:メモリボード識別信号線 11〜13:プルアップ抵抗 14,15:メモリボード
Claims (1)
- 【請求項１】ダイナミックメモリを搭載した複数種類の
メモリボート（14,15）の一つを、本体装置（１）の増
設メモリバスに接続された共通のコネクタ（2,3,4）に
挿着することにより任意に実装できるシステムにおい
て、 本体装置（１）と、実装されたメモリボード（14,15）
との間に、本体装置（１）側でプルアップされたメモリ
ボード識別信号線（6,8,10）を上記コネクタ（2,3,4）
を介して設け、 各メモリボード（14,15）には、本体装置（１）から供
給されるRAS信号を上記メモリボード識別信号線（6,8,1
0）に結合するか、あるいはRAS信号を結合する代りにメ
モリボード識別信号線を接地することによりその種類を
示す情報を設定し、 本体装置（１）は、ダイナミックメモリのリフレッシュ
時に上記コネクタ（2,3,4）にRAS信号を送出すると同時
に該RAS信号の波形のＬレベルとＨレベルの各時点にお
いてメモリボード識別信号線（6,8,10）上の信号を読み
取り、その各時点での信号の状態の組み合わせにより、
メモリボードの実装の有無と実装されているメモリボー
ドの種類を識別することを特徴とするメモリボード識別
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162998A JPH0736268B2 (ja) | 1988-06-30 | 1988-06-30 | メモリボード識別方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162998A JPH0736268B2 (ja) | 1988-06-30 | 1988-06-30 | メモリボード識別方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212686A JPH0212686A (ja) | 1990-01-17 |
| JPH0736268B2 true JPH0736268B2 (ja) | 1995-04-19 |
Family
ID=15765257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162998A Expired - Lifetime JPH0736268B2 (ja) | 1988-06-30 | 1988-06-30 | メモリボード識別方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736268B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5759260A (en) * | 1980-09-26 | 1982-04-09 | Fujitsu Ltd | Microcomputer |
| JPS5788792A (en) * | 1980-11-22 | 1982-06-02 | Canon Kk | Electronic device |
| JPS6125647U (ja) * | 1984-07-18 | 1986-02-15 | 富士通株式会社 | 接続切替装置 |
| JPS636642A (ja) * | 1986-06-26 | 1988-01-12 | Fuji Facom Corp | カ−ド実装状態検出装置 |
-
1988
- 1988-06-30 JP JP63162998A patent/JPH0736268B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212686A (ja) | 1990-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW470888B (en) | Echo reduction on bit-serial, multi-drop bus | |
| US5673400A (en) | Method and apparatus for identifying and controlling a target peripheral device in a multiple bus system | |
| US7076591B2 (en) | PCI arbiter with hot plug controller support | |
| US20030188083A1 (en) | Method and apparatus for setting timing parameters | |
| SE9002703D0 (sv) | Anordning vid distribuerat datorsystem | |
| US6625790B1 (en) | Method and apparatus for detecting the type of interface to which a peripheral device is connected | |
| US20100064083A1 (en) | Communications device without passive pullup components | |
| EP0658852A3 (en) | Computer system with derived local bus | |
| EP0224877A2 (en) | Universal module interface | |
| US5612634A (en) | Circuit for sensing whether or not an add-in board is inserted into a bus connector of a mother board | |
| JPH084221B2 (ja) | データ処理システムのバス補助回路 | |
| US5166503A (en) | IC memory card | |
| JPH03187169A (ja) | Ｉｃカードの接続装置 | |
| US5909560A (en) | Target peripheral device detection in a multi-bus system | |
| US5023831A (en) | Intelligent disk drive having configurable controller subsystem providing drive-status information via host-computer expansion bus | |
| JPH0736268B2 (ja) | メモリボード識別方法 | |
| US6026469A (en) | Connected module type distinguishing apparatus and method | |
| CN111221769A (zh) | 单线读写通讯方法 | |
| JPH07168657A (ja) | Ｓｃｓｉホストバスアダプタで用いるためのターミネート回路 | |
| US5737544A (en) | Link system controller interface linking a PCI bus to multiple other buses | |
| US6425025B1 (en) | System and method for connecting electronic circuitry in a computer system | |
| US5732226A (en) | Apparatus for granting either a CPU data bus or a memory data bus or a memory data bus access to a PCI bus | |
| SE9203016D0 (sv) | Signalbehandlingssystem med delat dataminne | |
| JP4116818B2 (ja) | 情報処理装置及びデバイス識別方法 | |
| KR0157254B1 (ko) | 브이엠이 버스 시스템상의 메모리보드를 위한 어드레스맵 설정회로 |