JPH0743928B2 - 画像メモリ - Google Patents
画像メモリInfo
- Publication number
- JPH0743928B2 JPH0743928B2 JP1247570A JP24757089A JPH0743928B2 JP H0743928 B2 JPH0743928 B2 JP H0743928B2 JP 1247570 A JP1247570 A JP 1247570A JP 24757089 A JP24757089 A JP 24757089A JP H0743928 B2 JPH0743928 B2 JP H0743928B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- transfer
- serial access
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Image Input (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は画像メモリに関するものである。
（従来の技術） エンジニアリングワークステーション（EWS）やコンピ
ュータグラフィックス（CG）等の高速データ処理及びそ
の表示に適したメモリとして、近年デュアルポートビデ
オRAM（以下DPRAMともいう）が注目されている。このDP
RAMは、ランダムアクセス可能なメモリアレイ（例えばD
RAM）を有しているランダムアクセスポート（以下RAMポ
ートともいう）と、このRAMポートとは非同期的に巡回
的にシリアルアクセスされるシリアルアクセスメモリを
有しているシリアルアクセスポート（以下SAMポートと
もいう）とを備えている。DPRAMにおいては、RAMポート
とSAMポートとの間でデータを転送するのでこの転送サ
イクル時のみRAMポートとSAMポートの間でタイミングを
同期させる必要がある。この転送サイクルにおけるタイ
ミングを第８図を参照して説明する。RAMポートのメモ
リアレイ１のある行Ｒのデータを、シリアルアクセスを
間断なく行っているSAMポートのシリアルアクセスメモ
リ２に転送する場合、（第８図（ａ）参照）、転送を制
御する外部信号を▲▼をまず立下げる（第８図
（ｂ）の時刻T1参照）。そして、信号▲▼が立下
がる時に外部信号▲▼が“L"レベルであれば転送サ
イクルに入る。
ュータグラフィックス（CG）等の高速データ処理及びそ
の表示に適したメモリとして、近年デュアルポートビデ
オRAM（以下DPRAMともいう）が注目されている。このDP
RAMは、ランダムアクセス可能なメモリアレイ（例えばD
RAM）を有しているランダムアクセスポート（以下RAMポ
ートともいう）と、このRAMポートとは非同期的に巡回
的にシリアルアクセスされるシリアルアクセスメモリを
有しているシリアルアクセスポート（以下SAMポートと
もいう）とを備えている。DPRAMにおいては、RAMポート
とSAMポートとの間でデータを転送するのでこの転送サ
イクル時のみRAMポートとSAMポートの間でタイミングを
同期させる必要がある。この転送サイクルにおけるタイ
ミングを第８図を参照して説明する。RAMポートのメモ
リアレイ１のある行Ｒのデータを、シリアルアクセスを
間断なく行っているSAMポートのシリアルアクセスメモ
リ２に転送する場合、（第８図（ａ）参照）、転送を制
御する外部信号を▲▼をまず立下げる（第８図
（ｂ）の時刻T1参照）。そして、信号▲▼が立下
がる時に外部信号▲▼が“L"レベルであれば転送サ
イクルに入る。
この転送サイクルでは、通常のRAMサイクルと同様にロ
ーアドレスおよびカラムアドレスをそれぞれ▲▼
及び▲▼の立下がり（第８図（ｂ）の時刻T2及び
T3参照）に同期して与えるが、通常のRAMサイクルとは
異なりローアドレスは転送すべきメモリアレイ１の行を
示し、カラムアドレスは転送完了後の新しいシリアルサ
イクルを始める位置となるTAPアドレスを示している。
そして、外部信号▲▼が立上った次のシリアルサイ
クル（第８図（ｂ）の時刻T6参照）から転送されたデー
タをTAPアドレスを先頭にして出力する。外部信号▲
▼の立上りタイミング（時刻T5）は、シリアルクロッ
ク信号SCの立上げ（時刻T4）から次の立上げ（時刻T6）
までの間に行う必要が有り、その時間間隔t1（＝T5−
T4）およびt2（＝T6−T5）に、制限がある。そしてシリ
アルクロック信号SCのサイクルタイムは30〜40n secで
あるため、時間間隔t1,t2に対する制約は応用する上に
おいてきついものである。そこでこれを緩和するために
スプリット転送方式が考えられた。
ーアドレスおよびカラムアドレスをそれぞれ▲▼
及び▲▼の立下がり（第８図（ｂ）の時刻T2及び
T3参照）に同期して与えるが、通常のRAMサイクルとは
異なりローアドレスは転送すべきメモリアレイ１の行を
示し、カラムアドレスは転送完了後の新しいシリアルサ
イクルを始める位置となるTAPアドレスを示している。
そして、外部信号▲▼が立上った次のシリアルサイ
クル（第８図（ｂ）の時刻T6参照）から転送されたデー
タをTAPアドレスを先頭にして出力する。外部信号▲
▼の立上りタイミング（時刻T5）は、シリアルクロッ
ク信号SCの立上げ（時刻T4）から次の立上げ（時刻T6）
までの間に行う必要が有り、その時間間隔t1（＝T5−
T4）およびt2（＝T6−T5）に、制限がある。そしてシリ
アルクロック信号SCのサイクルタイムは30〜40n secで
あるため、時間間隔t1,t2に対する制約は応用する上に
おいてきついものである。そこでこれを緩和するために
スプリット転送方式が考えられた。
このスプリット転送方式を第９図を参照して説明する。
スプリット転送方式が用いられるSAMポートのシリアル
アクセスメモリ２は第９図（ａ）に示すようにSAM
（Ｌ）とSAM（Ｕ）の２つに分けられている。この分割
されたSAM（Ｌ）とSAM（Ｕ）はTAPアドレスの最上位ビ
ット（以下、MSBともいう）の“0"と“1"にそれぞれ対
応しており、それぞれ独立にデータ転送を行うことがで
きる。今、SAM（Ｌ）がシリアルアクセスを受けている
ときに転送サイクルが生じてRAMポートのメモリアレイ
１の行Ｒの転送を行う場合を考える。ローアドレスが行
Ｒを表すことは第８図の場合と同様であるが、TAPアド
レスのMSBは無視されてシリアルアクセスを受けていな
い側のMSB（今の場合“1"）にセットされる。
スプリット転送方式が用いられるSAMポートのシリアル
アクセスメモリ２は第９図（ａ）に示すようにSAM
（Ｌ）とSAM（Ｕ）の２つに分けられている。この分割
されたSAM（Ｌ）とSAM（Ｕ）はTAPアドレスの最上位ビ
ット（以下、MSBともいう）の“0"と“1"にそれぞれ対
応しており、それぞれ独立にデータ転送を行うことがで
きる。今、SAM（Ｌ）がシリアルアクセスを受けている
ときに転送サイクルが生じてRAMポートのメモリアレイ
１の行Ｒの転送を行う場合を考える。ローアドレスが行
Ｒを表すことは第８図の場合と同様であるが、TAPアド
レスのMSBは無視されてシリアルアクセスを受けていな
い側のMSB（今の場合“1"）にセットされる。
また、転送動作を行うのはセットされたMSB側のSAM
（Ｕ）であり、転送されたデータはシリアルアクセスが
進みSAM（Ｌ）からSAM（Ｕ）に移った時にMSBが新たに
セットされたTAPアドレスからアクセスされる。第９図
の場合、シリアルアドレス０〜127までに転送サイクル
が生じるとシリアルアドレス128〜255が行Ｒの対応する
部分から転送を受ける、そしてシリアルアクセスが127
まで進み次のSCサイクルに入るとTAPアドレスがアクセ
スされ、更にシリアルアクセスが継続する。このように
シリアルアクセスが行われている分割されたシリアルア
クセスメモリ部と転送が行われる分割されたシリアルア
クセスメモリ部とが異なり、またTAPアドレスにアクセ
スする前サイクルのアドレスが決まっているため、第８
図の場合のようなタイミングの制約が無い。
（Ｕ）であり、転送されたデータはシリアルアクセスが
進みSAM（Ｌ）からSAM（Ｕ）に移った時にMSBが新たに
セットされたTAPアドレスからアクセスされる。第９図
の場合、シリアルアドレス０〜127までに転送サイクル
が生じるとシリアルアドレス128〜255が行Ｒの対応する
部分から転送を受ける、そしてシリアルアクセスが127
まで進み次のSCサイクルに入るとTAPアドレスがアクセ
スされ、更にシリアルアクセスが継続する。このように
シリアルアクセスが行われている分割されたシリアルア
クセスメモリ部と転送が行われる分割されたシリアルア
クセスメモリ部とが異なり、またTAPアドレスにアクセ
スする前サイクルのアドレスが決まっているため、第８
図の場合のようなタイミングの制約が無い。
（発明が解決しようとする課題） さて、このようなスプリット転送方式を用いて表示画面
データを高速処理するデータバッファの構成方法を次に
考えてみる。
データを高速処理するデータバッファの構成方法を次に
考えてみる。
DPRAMのランダムアクセスメモリとしてはDRAMが使われ
る。このためDRAMのページモードを使用することによっ
て同一行のデータなら、ローアドレスが変化する場合の
1/2〜1/3の時間でデータをアクセスすることが出来る。
また、この一行のデータはSAM部からシリアル出力され
るデータに対応し、このシリアルデータが表示画面のピ
クセルデータとなるわけで、画面上これらピクセルをど
のように配置するかが高速な画面処理では重要になる。
画面処理上はなるべく正方形領域のピクセルが高速に処
理出来る方がいかなるパターン処理に対しても高速にな
る。即ち、縦、横、斜めのいかなる方向にも高速な画面
処理が出来る。そこでページモードでアクセス出来る一
行のデータを表示画面のスキャン方向に対してどのよう
に縦方向に割り当てるかが重要になる。
る。このためDRAMのページモードを使用することによっ
て同一行のデータなら、ローアドレスが変化する場合の
1/2〜1/3の時間でデータをアクセスすることが出来る。
また、この一行のデータはSAM部からシリアル出力され
るデータに対応し、このシリアルデータが表示画面のピ
クセルデータとなるわけで、画面上これらピクセルをど
のように配置するかが高速な画面処理では重要になる。
画面処理上はなるべく正方形領域のピクセルが高速に処
理出来る方がいかなるパターン処理に対しても高速にな
る。即ち、縦、横、斜めのいかなる方向にも高速な画面
処理が出来る。そこでページモードでアクセス出来る一
行のデータを表示画面のスキャン方向に対してどのよう
に縦方向に割り当てるかが重要になる。
画面をスキャン方向に４コのDPRAM、縦方向に４コのDPR
AMで構成するいわゆるタイルとして４×４を採用した場
合を考えてみる。第10図は一行のデータが256ビット、
シリアルアクセスメモリ（以下、SAMともいう）の深さ
が256ビットであるスプリット転送方式のDPRAMを用いた
場合を示している。また、画面サイズは簡単のためにス
キャン方向に1536ピクセルとする。第10図（ａ）におい
てR0,R1,R2…はランダムアクセスメモリ（以下RAMとい
う）の行を示し、これらのカラム方向０〜127のＬと128
〜255のＵはスプリット転送における二分割されたSAMに
それぞれ転送されるカラムを示す。スキャン方向の1536
ピクセルは、この方向が４個のデバイスM1,M2,M3,M4で
構成されるので、分割された部分SAMの３コ（＝1536/
（４×128））分のデータに相当する。そこで部分SAMの
ＬとＵを縦方向のピクセルに割り当てると、一行のペー
ジモードによるアクセスで、より正方形に近い画面処理
出来ることになる。すなわち、RAM部のデータをR0L,R1
U,R2L,R0U,R1L,R2U…の順にスプリット転送する。SAM部
からはシリアルにデータが出力されピクセルをスキャン
して行くので、画面上のデータ構成は第10図（ｂ）の斜
線で示した領域が行R0のデータから成っている。この領
域はページモードで何処にでもアクセス出来る。したが
って、画面はページモードでアクセス出来るような第10
図（ｂ）に示す斜線のタイルで敷き詰められて高速な画
面処理が可能となる。
AMで構成するいわゆるタイルとして４×４を採用した場
合を考えてみる。第10図は一行のデータが256ビット、
シリアルアクセスメモリ（以下、SAMともいう）の深さ
が256ビットであるスプリット転送方式のDPRAMを用いた
場合を示している。また、画面サイズは簡単のためにス
キャン方向に1536ピクセルとする。第10図（ａ）におい
てR0,R1,R2…はランダムアクセスメモリ（以下RAMとい
う）の行を示し、これらのカラム方向０〜127のＬと128
〜255のＵはスプリット転送における二分割されたSAMに
それぞれ転送されるカラムを示す。スキャン方向の1536
ピクセルは、この方向が４個のデバイスM1,M2,M3,M4で
構成されるので、分割された部分SAMの３コ（＝1536/
（４×128））分のデータに相当する。そこで部分SAMの
ＬとＵを縦方向のピクセルに割り当てると、一行のペー
ジモードによるアクセスで、より正方形に近い画面処理
出来ることになる。すなわち、RAM部のデータをR0L,R1
U,R2L,R0U,R1L,R2U…の順にスプリット転送する。SAM部
からはシリアルにデータが出力されピクセルをスキャン
して行くので、画面上のデータ構成は第10図（ｂ）の斜
線で示した領域が行R0のデータから成っている。この領
域はページモードで何処にでもアクセス出来る。したが
って、画面はページモードでアクセス出来るような第10
図（ｂ）に示す斜線のタイルで敷き詰められて高速な画
面処理が可能となる。
ここで、スキャン方向のデータ構成についてもう少し詳
しく見てみる。第11図に４コのDPRAMのシリアルデータ
からどのようにピクセルが構成されるかを示す。デバイ
スM1〜M4のSAM2からのデータは並直変換（第11図（ａ）
参照）をされてシリアルアウトされ画面のピクセルを一
点一点構成する。こうすることによって画面表示のため
のシリアルアウトの四分の一のスピードでSAM2からのシ
リアルアクセスをすればよく、SAM2にかかる負担を軽減
できる。このように並直変換を行ったときのピクセルデ
ータはスキャン方向に順番にM1,M2,M3,M4のDPRAMからの
データの繰り返しとなる（第11図（ｂ）参照）。第10図
（ｂ）に示すタイルのROLなどの枠はこのようなデータ
構成になっている。
しく見てみる。第11図に４コのDPRAMのシリアルデータ
からどのようにピクセルが構成されるかを示す。デバイ
スM1〜M4のSAM2からのデータは並直変換（第11図（ａ）
参照）をされてシリアルアウトされ画面のピクセルを一
点一点構成する。こうすることによって画面表示のため
のシリアルアウトの四分の一のスピードでSAM2からのシ
リアルアクセスをすればよく、SAM2にかかる負担を軽減
できる。このように並直変換を行ったときのピクセルデ
ータはスキャン方向に順番にM1,M2,M3,M4のDPRAMからの
データの繰り返しとなる（第11図（ｂ）参照）。第10図
（ｂ）に示すタイルのROLなどの枠はこのようなデータ
構成になっている。
さて、ここで画面サイズが上述の場合と異なる場合を考
えてみる。第12図はスキャン方向のピクセル数が1024の
場合であるタイルのサイズを上述と同じく４×４とする
と、1024ピクセルは２コ（＝1024/（４×128））の部分
SAM部に相当する。
えてみる。第12図はスキャン方向のピクセル数が1024の
場合であるタイルのサイズを上述と同じく４×４とする
と、1024ピクセルは２コ（＝1024/（４×128））の部分
SAM部に相当する。
このとき、一行の分割データのＬとＵが縦方向のピクセ
ル配置に対応するようにするには、第12図（ａ）に示す
ような順番でスプリット転送を行う必要がある。すなわ
ち、R0L,R1U,R0U,R1L…の順に転送すれば第12図（ｂ）
の斜線領域を自由にページモードでアクセス出来るよう
になる。しかし、この時の転送はSAMに対してＬとＵが
交差しており従来のDPRAMではこのような転送は出来な
い。もちろんタイルの大きさを変えればこの画面サイズ
でも交差転送無しにバッファを構成できるが、表示画面
ごとにバッファメモリーシステムの設計を変えなくては
ならない。又、スキャン方向のタイルの数は、第10図
（ｂ）の場合から分かるように必ず奇数でないと交差転
送が生じるから、必ずしも画面サイズに対して無駄の無
いメモリ容量の最適なタイルサイズを選択できるとは限
らない。
ル配置に対応するようにするには、第12図（ａ）に示す
ような順番でスプリット転送を行う必要がある。すなわ
ち、R0L,R1U,R0U,R1L…の順に転送すれば第12図（ｂ）
の斜線領域を自由にページモードでアクセス出来るよう
になる。しかし、この時の転送はSAMに対してＬとＵが
交差しており従来のDPRAMではこのような転送は出来な
い。もちろんタイルの大きさを変えればこの画面サイズ
でも交差転送無しにバッファを構成できるが、表示画面
ごとにバッファメモリーシステムの設計を変えなくては
ならない。又、スキャン方向のタイルの数は、第10図
（ｂ）の場合から分かるように必ず奇数でないと交差転
送が生じるから、必ずしも画面サイズに対して無駄の無
いメモリ容量の最適なタイルサイズを選択できるとは限
らない。
本発明は上記事情を考慮してなされたものであって、表
示画面のサイズ毎にバッファメモリシステムを変える必
要のない画像メモリを提供することを目的とする。
示画面のサイズ毎にバッファメモリシステムを変える必
要のない画像メモリを提供することを目的とする。
（課題を解決するための手段） 本発明は、ランダムにアクセス可能なランダムアクセス
メモリと、巡回的にシリアルアクセスされるメインレジ
スタを有するシリアルアクセスメモリと、ランダムアク
セスメモリとシリアルアクセスメモリとの間のデータ転
送を行うデータ転送手段とを備えている画像メモリにお
いて、 シリアルアクセスの番地を指定する指定手段を設け、シ
リアルアクセスメモリはメインレジスタの他にプリレジ
スタを更に有し、データ転送手段はランダムアクセスメ
モリからシリアルアクセスメモリのメインレジスタにデ
ータ転送する場合にプリレジスタを介して行い、シリア
ルアクセスは指定手段によって指定された番地に基づい
て行うことを特徴とする。
メモリと、巡回的にシリアルアクセスされるメインレジ
スタを有するシリアルアクセスメモリと、ランダムアク
セスメモリとシリアルアクセスメモリとの間のデータ転
送を行うデータ転送手段とを備えている画像メモリにお
いて、 シリアルアクセスの番地を指定する指定手段を設け、シ
リアルアクセスメモリはメインレジスタの他にプリレジ
スタを更に有し、データ転送手段はランダムアクセスメ
モリからシリアルアクセスメモリのメインレジスタにデ
ータ転送する場合にプリレジスタを介して行い、シリア
ルアクセスは指定手段によって指定された番地に基づい
て行うことを特徴とする。
（作 用） このように構成された本発明の画像メモリによれば、ラ
ンダムアクセスメモリからシリアルアクセスメモリのメ
インレジスタへのデータ転送がデータ転送手段によって
シリアルアクセスメモリのプリレジスタを介して行われ
る。そしてメインレジスタへ転送されたデータのシリア
ルアクセスが指定手段によって指定された番地に基づい
て行われる。これにより、ランダムアクセスメモリから
シリアルアクセスメモリへのデータ転送を制約なしに行
うことができるとともに、シリアルアクセスメモリから
表示画面に送出するデータの長さを任意に設定すること
が可能となり、バッファメモリシステムを変えることな
しに各種サイズの表示画面にも対応することができる。
ンダムアクセスメモリからシリアルアクセスメモリのメ
インレジスタへのデータ転送がデータ転送手段によって
シリアルアクセスメモリのプリレジスタを介して行われ
る。そしてメインレジスタへ転送されたデータのシリア
ルアクセスが指定手段によって指定された番地に基づい
て行われる。これにより、ランダムアクセスメモリから
シリアルアクセスメモリへのデータ転送を制約なしに行
うことができるとともに、シリアルアクセスメモリから
表示画面に送出するデータの長さを任意に設定すること
が可能となり、バッファメモリシステムを変えることな
しに各種サイズの表示画面にも対応することができる。
（実施例） 第１図に本発明による画像メモリの一実施例を示す。こ
の実施例の画像メモリは、ランダムアクセスメモリ（以
下、RAMともいう）１と、シリアルアクセスメモリ（以
下、SAMともいう）２と、データ転送手段４と、指定手
段５とを備えている。SAM2は、プリレジスタ2Aと、巡回
的にシリアルアクセスされるメインレジスタ2Bとを有し
ている。データ転送手段４はRAM1とSAM2との間のデータ
転送を行い、RAM1からSAM2のメインレジスタ2Bにデータ
を転送する場合プリレジスタ2Aを介して行う。
の実施例の画像メモリは、ランダムアクセスメモリ（以
下、RAMともいう）１と、シリアルアクセスメモリ（以
下、SAMともいう）２と、データ転送手段４と、指定手
段５とを備えている。SAM2は、プリレジスタ2Aと、巡回
的にシリアルアクセスされるメインレジスタ2Bとを有し
ている。データ転送手段４はRAM1とSAM2との間のデータ
転送を行い、RAM1からSAM2のメインレジスタ2Bにデータ
を転送する場合プリレジスタ2Aを介して行う。
指定手段５はメインレジスタ2Bのシリアルアクセスの番
地（先頭番地Ｎ及び最終番地Last）を指定する。
地（先頭番地Ｎ及び最終番地Last）を指定する。
次に上記実施例の作用を第２図を参照して説明する。メ
インレジスタ2Bがシリアルアクセス中に、RAM1からSAM2
にデータを転送する転送サイクルが入ると、従来と同様
にローアドレスはSAM2に転送されるRAM1の行を示し、カ
ラムアドレスはこの行のデータが新にシリアルアクセス
される時の先頭番地であるTAPアドレスを示している。
しかし、この転送サイクルの時点でデータ転送手段によ
って実際に転送が行われるのはRAM1とプリレジスタ2Aと
の間でのみであり、従来のものと異なり第８図に示すよ
うなタイミングの制約もないし外部からは転送が行われ
たことは分からない。そこでこの転送をヒドン転送サイ
クルと呼ぶことにする。このヒドン転送サイクルでは▲
▼が立下ってからt1時間経過の後に一定の時間△
１の間だけRAM1からプリレジスタ2Aへのデータ転送が行
われる。その後は転送されたデータはプリレジスタ2Aに
保持される。ここでシリアルアクセスが進んで指定手段
５によって指定された番地になると、データ転送手段４
によってプリレジスタ2Aからメインレジスタ2Bへの転送
が行われる。第２図においてLastと示されているSCサイ
クルが予め指定された番地である。この番地の信号SCの
立ち上りから一定の時間t2たつとプリレジスタ2Aからメ
インレジスタ2Bへの転送が一定の時間△２だけ行われ、
その後再びプリレジスタ2Aとメインレジスタ2Bはお互い
に分離される。SCサイクルLastの次のSCサイクルは転送
された行のデータをTAPアドレスすなわちカラムアドレ
スＮからシリアル出力を行う。
インレジスタ2Bがシリアルアクセス中に、RAM1からSAM2
にデータを転送する転送サイクルが入ると、従来と同様
にローアドレスはSAM2に転送されるRAM1の行を示し、カ
ラムアドレスはこの行のデータが新にシリアルアクセス
される時の先頭番地であるTAPアドレスを示している。
しかし、この転送サイクルの時点でデータ転送手段によ
って実際に転送が行われるのはRAM1とプリレジスタ2Aと
の間でのみであり、従来のものと異なり第８図に示すよ
うなタイミングの制約もないし外部からは転送が行われ
たことは分からない。そこでこの転送をヒドン転送サイ
クルと呼ぶことにする。このヒドン転送サイクルでは▲
▼が立下ってからt1時間経過の後に一定の時間△
１の間だけRAM1からプリレジスタ2Aへのデータ転送が行
われる。その後は転送されたデータはプリレジスタ2Aに
保持される。ここでシリアルアクセスが進んで指定手段
５によって指定された番地になると、データ転送手段４
によってプリレジスタ2Aからメインレジスタ2Bへの転送
が行われる。第２図においてLastと示されているSCサイ
クルが予め指定された番地である。この番地の信号SCの
立ち上りから一定の時間t2たつとプリレジスタ2Aからメ
インレジスタ2Bへの転送が一定の時間△２だけ行われ、
その後再びプリレジスタ2Aとメインレジスタ2Bはお互い
に分離される。SCサイクルLastの次のSCサイクルは転送
された行のデータをTAPアドレスすなわちカラムアドレ
スＮからシリアル出力を行う。
以上述べたヒドン転送サイクル方式でのプリレジスタ2A
からメインレジスタ2Bへの転送が行われる最終番地の設
定の仕方には幾つかのやり方が考えられる。この代表的
なものを第３図と第４図に示す。
からメインレジスタ2Bへの転送が行われる最終番地の設
定の仕方には幾つかのやり方が考えられる。この代表的
なものを第３図と第４図に示す。
第３図はシリアルアクセスの先頭番地と最終番地がヒド
ン転送サイクルで与えられるやり方である。第３図にお
いてａ→ａ′のシリアルアクセスが終わるとプリレジス
タ2Aからメインレジスタ2Bへ行R1のデータが転送され、
その後引き続きｂ→ｂ′のシリアルアクセスが行われ
る。次に、ｂ→ｂ′のシリアルアクセスが終わるとプリ
レジスタ2Aからメインレジスタ2Bへ行R3のデータが転送
され、引き続きｃ→ｃ′のシリアルアクセスが行われ
る。そして、ｃ→ｃ′のシリアルアクセスが終わるとプ
リレジスタ2Aからメインレジスタ2Bへ行R2のデータが転
送され、引き続くｄ→ｄ′のシリアルアクセスが行われ
る。さてその最終番地の与え方には２通りの方法が考え
られる。
ン転送サイクルで与えられるやり方である。第３図にお
いてａ→ａ′のシリアルアクセスが終わるとプリレジス
タ2Aからメインレジスタ2Bへ行R1のデータが転送され、
その後引き続きｂ→ｂ′のシリアルアクセスが行われ
る。次に、ｂ→ｂ′のシリアルアクセスが終わるとプリ
レジスタ2Aからメインレジスタ2Bへ行R3のデータが転送
され、引き続きｃ→ｃ′のシリアルアクセスが行われ
る。そして、ｃ→ｃ′のシリアルアクセスが終わるとプ
リレジスタ2Aからメインレジスタ2Bへ行R2のデータが転
送され、引き続くｄ→ｄ′のシリアルアクセスが行われ
る。さてその最終番地の与え方には２通りの方法が考え
られる。
ひとつの最終番地の与え方としては、ａ→ａ′のシリア
ルアクセス期間のヒドン転送時に、次のシリアルアクセ
スｂ→ｂ′の先頭番地ｂと最終番地ｂ′を設定する。こ
の場合、現在シリアルアクセス中のメインレジスタ2Bの
最終番地は決まっているので、もしもヒドン転送が最終
番地のアクセスまでに生じなければａ′にアクセスが達
した時につぎの先頭番地が設定されていないので、再び
ａからのシリアルアクセスを行うか、ある予め決められ
た番地から番地までをシリアルアクセスすることにな
る。
ルアクセス期間のヒドン転送時に、次のシリアルアクセ
スｂ→ｂ′の先頭番地ｂと最終番地ｂ′を設定する。こ
の場合、現在シリアルアクセス中のメインレジスタ2Bの
最終番地は決まっているので、もしもヒドン転送が最終
番地のアクセスまでに生じなければａ′にアクセスが達
した時につぎの先頭番地が設定されていないので、再び
ａからのシリアルアクセスを行うか、ある予め決められ
た番地から番地までをシリアルアクセスすることにな
る。
もうひとつの最終番地の与え方としては、ａ→ａ′のシ
リアルアクセス期間のヒドン転送時に、現在行っている
シリアルアクセスの最終番地であるａ′とつぎのシリア
ルアクセスの先頭番地ｂを設定する。この場合、もしも
ヒドン転送を行わないと、現在シリアルアクセス中のア
クセスの最終番地が設定されないので、このシリアルア
クセスが継続されてSAM2のレジスタを巡回的に、ヒドン
転送サイクルで最終番地が設定されるまで、アクセスし
続ける。
リアルアクセス期間のヒドン転送時に、現在行っている
シリアルアクセスの最終番地であるａ′とつぎのシリア
ルアクセスの先頭番地ｂを設定する。この場合、もしも
ヒドン転送を行わないと、現在シリアルアクセス中のア
クセスの最終番地が設定されないので、このシリアルア
クセスが継続されてSAM2のレジスタを巡回的に、ヒドン
転送サイクルで最終番地が設定されるまで、アクセスし
続ける。
第４図においては、最終番地は直接与えられず、先頭番
地から最終番地までの増加分△が、ヒドン転送サイクル
とは別に一律に設定される。ヒドン転送サイクルではつ
ぎのシリアルアクセスサイクルの先頭番地のみが設定さ
れる。すなわち、シリアルアクサイクルａ→（ａ＋△）
の期間のヒドンの転送時に、つぎのシリアルサイクルの
先頭番地ｂが設定され、最終番地ａ＋△になると、行R1
のデータがプリレジスタ2Aからメインレジスタ2Bへ転送
されて、このデータのシリアルアクセスが番地ｂから開
始される。つぎに、シリアルサイクルｂ→（ｂ＋△）の
期間のヒドン転送時に、つぎのシリアルサイクルの先頭
番地ｃが設定され、最終番地ｂ＋△になると、行R2（今
の場合行R1に同じ）のデータがプリレジスタ2Aからメイ
ンレジスタ2Bに転送されて、このデータのシリアルアク
セスが番地ｃから開始される。次にシリアルサイクルｃ
→（ｃ＋△）の期間のヒドン転送時に次のシリアルサイ
クルの先頭番地ｄが設定され、最終番地ｃ＋△になる
と、行R3のデータがプリレジスタ2Aからメインレジスタ
2Bへ転送されて、このデータのシリアルアクセスが番地
ｄから開始される。この場合、現在のシリアルアクセス
中のレジスタの最終番地は決まっているので、もしもヒ
ドン転送が最終番地のアクセスまでに生じなければ、ａ
→（ａ＋△）のシリアルアクセスの場合を例にとると、
ａ＋△にアクセスが達した時につぎの先頭番地が設定さ
れていないので、再びａからのシリアルアクセスを行う
か、ある予め決められた番地から番地までをシリアルア
クセスすることになる。
地から最終番地までの増加分△が、ヒドン転送サイクル
とは別に一律に設定される。ヒドン転送サイクルではつ
ぎのシリアルアクセスサイクルの先頭番地のみが設定さ
れる。すなわち、シリアルアクサイクルａ→（ａ＋△）
の期間のヒドンの転送時に、つぎのシリアルサイクルの
先頭番地ｂが設定され、最終番地ａ＋△になると、行R1
のデータがプリレジスタ2Aからメインレジスタ2Bへ転送
されて、このデータのシリアルアクセスが番地ｂから開
始される。つぎに、シリアルサイクルｂ→（ｂ＋△）の
期間のヒドン転送時に、つぎのシリアルサイクルの先頭
番地ｃが設定され、最終番地ｂ＋△になると、行R2（今
の場合行R1に同じ）のデータがプリレジスタ2Aからメイ
ンレジスタ2Bに転送されて、このデータのシリアルアク
セスが番地ｃから開始される。次にシリアルサイクルｃ
→（ｃ＋△）の期間のヒドン転送時に次のシリアルサイ
クルの先頭番地ｄが設定され、最終番地ｃ＋△になる
と、行R3のデータがプリレジスタ2Aからメインレジスタ
2Bへ転送されて、このデータのシリアルアクセスが番地
ｄから開始される。この場合、現在のシリアルアクセス
中のレジスタの最終番地は決まっているので、もしもヒ
ドン転送が最終番地のアクセスまでに生じなければ、ａ
→（ａ＋△）のシリアルアクセスの場合を例にとると、
ａ＋△にアクセスが達した時につぎの先頭番地が設定さ
れていないので、再びａからのシリアルアクセスを行う
か、ある予め決められた番地から番地までをシリアルア
クセスすることになる。
以上述べてきた最終番地の設定方法において、ヒドン転
送サイクルによる最終番地の設定がなされなかった時の
シリアルアクセスの処理の方法は上記以外も可能であ
る。例えば、最終番地の設定方法に関係なく、シリアル
アクセスが継続されてSAM2のメインレジスタ2Bを巡回的
に、ヒドン転送サイクルで最終番地が設定されるまで、
アクセスし続けるようにもできる。
送サイクルによる最終番地の設定がなされなかった時の
シリアルアクセスの処理の方法は上記以外も可能であ
る。例えば、最終番地の設定方法に関係なく、シリアル
アクセスが継続されてSAM2のメインレジスタ2Bを巡回的
に、ヒドン転送サイクルで最終番地が設定されるまで、
アクセスし続けるようにもできる。
さて、このように転送動作を行うと画面のデータがどの
ように効率的に行なわれるようになるかをつぎに説明す
る。
ように効率的に行なわれるようになるかをつぎに説明す
る。
第５図を参照してRAM1内のデータ構造と表示画面10での
ピクセルの対応関係を説明する。RAM内で高速にアクセ
スできるカラム方向には、表示画面10のなるべく正方形
に近いピクセル領域を対応させたほうが画面10の高速処
理に適していることは前に説明した通りである。そこ
で、第５図に示すように表示画面10の８ライン分のデー
タについて考えると、RAM1のある行のカラム方向の部分
のデータは、表示画面10で８つのラインにまたがる矩形
領域のピクセルデータに対応させる。また、表示画面10
に示すひとつのラインのピクセルデータである斜線部
は、RAM1の矩形領域１の斜線部に対応させる。残りのRA
Mと表示画面10の矩形領域の対応についても同様に関係
づけて行う。ここで、表示画面10の表示の際のスキャン
はライン1,ライン2,ライン3,…の順に行われる。一方RA
M1からSAM2へのデータ転送はひとつの行ずつ行われるの
で、まず領域１をSAM2でスキャンし、つぎに領域２、つ
ぎに領域３、…とシリアルアクセスが可能であるように
ヒドン転送を行う必要がある。この際、ヒドン転送であ
るので従来の場合のようなタイミングの制約が無い。
ピクセルの対応関係を説明する。RAM内で高速にアクセ
スできるカラム方向には、表示画面10のなるべく正方形
に近いピクセル領域を対応させたほうが画面10の高速処
理に適していることは前に説明した通りである。そこ
で、第５図に示すように表示画面10の８ライン分のデー
タについて考えると、RAM1のある行のカラム方向の部分
のデータは、表示画面10で８つのラインにまたがる矩形
領域のピクセルデータに対応させる。また、表示画面10
に示すひとつのラインのピクセルデータである斜線部
は、RAM1の矩形領域１の斜線部に対応させる。残りのRA
Mと表示画面10の矩形領域の対応についても同様に関係
づけて行う。ここで、表示画面10の表示の際のスキャン
はライン1,ライン2,ライン3,…の順に行われる。一方RA
M1からSAM2へのデータ転送はひとつの行ずつ行われるの
で、まず領域１をSAM2でスキャンし、つぎに領域２、つ
ぎに領域３、…とシリアルアクセスが可能であるように
ヒドン転送を行う必要がある。この際、ヒドン転送であ
るので従来の場合のようなタイミングの制約が無い。
RAM1と表示画面10のデータの対応関係を第６図（ａ）、
（ｂ）に更に具体的に示す。第６図（ａ）、（ｂ）にお
いては、表示画面10はラインが1024個のピクセルで構成
されているとし、４×４のタイルで画面を構成するもの
とする。RAM1は512カラムから成り、これを第６図
（ａ）に示すようにａからｈまでの８つの領域に分割す
る。いま、各行をK,L,M,N,…と呼び、例えば行Ｋの領域
ａのデータをKaと表せば、KaからKhのデータは第６図
（ｂ）に示すように画面10において斜線で示す矩形領域
を構成する。そこでタイルを構成するピクセルはライン
方向に256、縦方向に32となり、画面10の正方形に近い
領域をRAM1のカラム方向の高速アクセス、例えばページ
モードでアクセスできるようになり、画面10の高速処理
が行える。
（ｂ）に更に具体的に示す。第６図（ａ）、（ｂ）にお
いては、表示画面10はラインが1024個のピクセルで構成
されているとし、４×４のタイルで画面を構成するもの
とする。RAM1は512カラムから成り、これを第６図
（ａ）に示すようにａからｈまでの８つの領域に分割す
る。いま、各行をK,L,M,N,…と呼び、例えば行Ｋの領域
ａのデータをKaと表せば、KaからKhのデータは第６図
（ｂ）に示すように画面10において斜線で示す矩形領域
を構成する。そこでタイルを構成するピクセルはライン
方向に256、縦方向に32となり、画面10の正方形に近い
領域をRAM1のカラム方向の高速アクセス、例えばページ
モードでアクセスできるようになり、画面10の高速処理
が行える。
次に、表示画面データのヒドン転送を用いた具体的なRA
M1からSAM2への転送方法とSAM2のシリアルアクセス方法
を第７図を参照して説明する。第７図（ａ）に示すRAM1
の１から８の領域は、第６図（ａ）に示す領域とほぼ同
一であるが領域間にデータの空白領域のあることを想定
している。８ライン分の画面データはカラム番地のａ〜
63、ｂ〜127、ｃ〜191、ｄ〜255、ｅ〜319、ｆ〜383、
ｇ〜447、ｈ〜511の行のR0〜R3にあることになる。第７
図（ｂ）は下方に向って時間の増加を、横方向にはSAM2
のカラムアドレスを示し、さらに並んでプリレジスタ2B
内に入っているデータの行アドレスの時間変化とヒドン
転送サイクルのタイミングとTAPアドレスを示してい
る。転送サイクルのところに示す記号NR,HRはそれぞれ
ノーマルリード転送とヒドンリード転送の略である。ノ
ーマルリード転送とは外部信号▲▼が“H"のときの
SCのサイクルでの従来のリアルタイムの転送のことであ
る。またヒドンリード転送での最終番地の設定方法は、
現在シリアルアクセスしているSAM2の最終番地と、次に
シリアルアクセスするSAM2のTAPアドレスを設定するも
のを考えている。
M1からSAM2への転送方法とSAM2のシリアルアクセス方法
を第７図を参照して説明する。第７図（ａ）に示すRAM1
の１から８の領域は、第６図（ａ）に示す領域とほぼ同
一であるが領域間にデータの空白領域のあることを想定
している。８ライン分の画面データはカラム番地のａ〜
63、ｂ〜127、ｃ〜191、ｄ〜255、ｅ〜319、ｆ〜383、
ｇ〜447、ｈ〜511の行のR0〜R3にあることになる。第７
図（ｂ）は下方に向って時間の増加を、横方向にはSAM2
のカラムアドレスを示し、さらに並んでプリレジスタ2B
内に入っているデータの行アドレスの時間変化とヒドン
転送サイクルのタイミングとTAPアドレスを示してい
る。転送サイクルのところに示す記号NR,HRはそれぞれ
ノーマルリード転送とヒドンリード転送の略である。ノ
ーマルリード転送とは外部信号▲▼が“H"のときの
SCのサイクルでの従来のリアルタイムの転送のことであ
る。またヒドンリード転送での最終番地の設定方法は、
現在シリアルアクセスしているSAM2の最終番地と、次に
シリアルアクセスするSAM2のTAPアドレスを設定するも
のを考えている。
さて時間の流れに従って順に動作を説明して行く。まず
TAPアドレスがａであるノーマルリードを行R0に行い、
プリレジスタ2Aとメインレジスタ2Bに行R0のデータを移
して、番地ａからシリアルアクセスを始める。つぎに63
番地までのシリアルアクセスの間に先頭番地がａで最終
番地が63であるようなヒドンリードを行R1に対して行
う。この時点でプリレジスタの内容は行R1のデータにな
る。アクセスが63番地になると、プリレジスタ2Aからメ
インレジスタ2Bへの転送が自動的に行なわれると共に番
地ａから切れ目なく行R1のデータがシリアル出力され
る。同様にして行R3までのデータ転送とシリアルアクセ
スを行う。一方、表示画面10のスキャン方向（ライン方
向）は第７図（ｂ）に示すように４つの領域に分割され
て、各々が一つの行に対応しているとしているので、こ
の段階でライン１のデータ転送が終わる。次にライン１
の最後のアドレス番地である63番地までにシリアルアク
セスが達する間に、先頭番地がｂで最終番地が63である
ようなヒドンリードを行R0に対して行う。この時点でプ
リレジスタ2Aの内容は行R0のデータになる。アクセスが
63番地になるとプリレジスタ2Aからメインレジスタ2Bへ
の転送が自動的に行われると共に番地ｂから切れ目なく
行R0のデータがシリアル出力される。つぎに127番地ま
でのシリアルアクセスの間に先頭番地がｂで最終番地が
127であるようなヒドンリードを行R1に対して行う。こ
の時点でプリレジスタの内容は行R1のデータになる。ア
クセスが127番地になるとプリレジスタからメインレジ
スタへの転送が自動的に行われると共に番地ｂから切れ
目なく行R1のデータがシリアル出力される。同様にして
行R3までのデータ転送とシリアルアクセスを行う。ライ
ン２のデータ転送とシリアルアクセスが終了するとライ
ン３以後、TAPアドレスの先頭番地と最終番地が第７図
（ｂ）に示すように変っていくだけで同様な動作を続け
る。
TAPアドレスがａであるノーマルリードを行R0に行い、
プリレジスタ2Aとメインレジスタ2Bに行R0のデータを移
して、番地ａからシリアルアクセスを始める。つぎに63
番地までのシリアルアクセスの間に先頭番地がａで最終
番地が63であるようなヒドンリードを行R1に対して行
う。この時点でプリレジスタの内容は行R1のデータにな
る。アクセスが63番地になると、プリレジスタ2Aからメ
インレジスタ2Bへの転送が自動的に行なわれると共に番
地ａから切れ目なく行R1のデータがシリアル出力され
る。同様にして行R3までのデータ転送とシリアルアクセ
スを行う。一方、表示画面10のスキャン方向（ライン方
向）は第７図（ｂ）に示すように４つの領域に分割され
て、各々が一つの行に対応しているとしているので、こ
の段階でライン１のデータ転送が終わる。次にライン１
の最後のアドレス番地である63番地までにシリアルアク
セスが達する間に、先頭番地がｂで最終番地が63である
ようなヒドンリードを行R0に対して行う。この時点でプ
リレジスタ2Aの内容は行R0のデータになる。アクセスが
63番地になるとプリレジスタ2Aからメインレジスタ2Bへ
の転送が自動的に行われると共に番地ｂから切れ目なく
行R0のデータがシリアル出力される。つぎに127番地ま
でのシリアルアクセスの間に先頭番地がｂで最終番地が
127であるようなヒドンリードを行R1に対して行う。こ
の時点でプリレジスタの内容は行R1のデータになる。ア
クセスが127番地になるとプリレジスタからメインレジ
スタへの転送が自動的に行われると共に番地ｂから切れ
目なく行R1のデータがシリアル出力される。同様にして
行R3までのデータ転送とシリアルアクセスを行う。ライ
ン２のデータ転送とシリアルアクセスが終了するとライ
ン３以後、TAPアドレスの先頭番地と最終番地が第７図
（ｂ）に示すように変っていくだけで同様な動作を続け
る。
以上説明したように本実施例によれば、シリアルアクセ
スメモリにプリレジスタとメインレジスタを設けて、ラ
ンダムアクセスメモリとプリレジスタの間でのみデータ
転送を行うヒドン転送を設定したので、従来のリアルタ
イム転送の場合のようなクリティカルタイミングを必要
とせずに転送動作を行うことができる上に、一連のシリ
アル出力の幅を指定する先頭番地と最終番地が設定可能
であるため、シリアルアクセスメモリを任意の長さに分
割して使うことができる。このため、どのような表示画
面サイズのシステムに対しても転送サイクルとTAPアド
レスをコントロールすることにより対応できる。この
時、高速なページモードサイクルで画面処理の出来るピ
クセル領域は正方形に可及的に近くでき画面のどの方向
の画面修正も高速に行なうことができる。
スメモリにプリレジスタとメインレジスタを設けて、ラ
ンダムアクセスメモリとプリレジスタの間でのみデータ
転送を行うヒドン転送を設定したので、従来のリアルタ
イム転送の場合のようなクリティカルタイミングを必要
とせずに転送動作を行うことができる上に、一連のシリ
アル出力の幅を指定する先頭番地と最終番地が設定可能
であるため、シリアルアクセスメモリを任意の長さに分
割して使うことができる。このため、どのような表示画
面サイズのシステムに対しても転送サイクルとTAPアド
レスをコントロールすることにより対応できる。この
時、高速なページモードサイクルで画面処理の出来るピ
クセル領域は正方形に可及的に近くでき画面のどの方向
の画面修正も高速に行なうことができる。
本発明によれば、ランダムアクセスメモリからシリアル
アクセスメモリへのデータ転送を制約なしに行うことが
できるとともに、シリアルアクセスメモリから表示画面
に送出するデータの長さを任意に設定することが可能と
なり、バッファメモリシステムを変えることなしに各種
サイズの表示画面にも対応することができる。
アクセスメモリへのデータ転送を制約なしに行うことが
できるとともに、シリアルアクセスメモリから表示画面
に送出するデータの長さを任意に設定することが可能と
なり、バッファメモリシステムを変えることなしに各種
サイズの表示画面にも対応することができる。
第１図は本発明による画像メモリの実施例を示すブロッ
ク図、第２図は第１図に示す実施例の動作を説明するタ
イミングチャート、第３図は一連のシリアルサイクルの
先頭番地と最終番地を独立に設定した場合のデータ転送
を説明する説明図、第４図は一連のシリアルサイクルの
先頭番地と最終番地までの一定の増分を設定した場合の
データ転送を説明する説明図、第５図は表示画面の矩形
領域のデータを高速に処理する場合のRAMデータと表示
画面のピクセルとの対応関係を示す概念図、第６図は第
５図に示す対応関係を具体的に説明する説明図、第７図
は第６図で説明した具体的な対応関係を用いた場合のRA
Mデータの表示画面への転送方法を説明する説明図、第
８図は従来の画像メモリを説明する説明図、第９図は従
来のスプリット転送方式を説明する説明図、第10図はス
プリット転送方式で出来るだけ正方形ピクセル領域をペ
ージモードサイクルでアクセス可能な従来の転送方法を
説明する説明図、第11図は４つのデバイスのSAMポート
とスキャン方向のピクセルの対応を説明する説明図、第
12図はスプリット転送方式で出来るだけで正方形ピクセ
ル領域をページモードサイクルでアクセス可能な従来の
転送方法を用いた場合の従来の画像メモリの問題点を説
明する説明図である。 １……RAM、２……SAM、2A……プリレジスタ、2B……メ
インレジスタ、４……データ転送手段、５……指定手
段。
ク図、第２図は第１図に示す実施例の動作を説明するタ
イミングチャート、第３図は一連のシリアルサイクルの
先頭番地と最終番地を独立に設定した場合のデータ転送
を説明する説明図、第４図は一連のシリアルサイクルの
先頭番地と最終番地までの一定の増分を設定した場合の
データ転送を説明する説明図、第５図は表示画面の矩形
領域のデータを高速に処理する場合のRAMデータと表示
画面のピクセルとの対応関係を示す概念図、第６図は第
５図に示す対応関係を具体的に説明する説明図、第７図
は第６図で説明した具体的な対応関係を用いた場合のRA
Mデータの表示画面への転送方法を説明する説明図、第
８図は従来の画像メモリを説明する説明図、第９図は従
来のスプリット転送方式を説明する説明図、第10図はス
プリット転送方式で出来るだけ正方形ピクセル領域をペ
ージモードサイクルでアクセス可能な従来の転送方法を
説明する説明図、第11図は４つのデバイスのSAMポート
とスキャン方向のピクセルの対応を説明する説明図、第
12図はスプリット転送方式で出来るだけで正方形ピクセ
ル領域をページモードサイクルでアクセス可能な従来の
転送方法を用いた場合の従来の画像メモリの問題点を説
明する説明図である。 １……RAM、２……SAM、2A……プリレジスタ、2B……メ
インレジスタ、４……データ転送手段、５……指定手
段。
Claims (4)
- 【請求項１】ランダムにアクセス可能なランダムアクセ
スメモリと、 プリレジスタおよび巡回的にシリアルアクセスされるメ
インレジスタを有するシリアルアクセスメモリと、 シリアルアクセスの先頭番地および最終番地を指定する
とともにシリアルアクセスを行う指定手段と、 前記ランダムアクセスメモリと前記シリアルアクセスメ
モリのメインレジスタとの間のデータ転送を前記プリレ
ジスタを介して行うデータ転送手段と、 を備え、 前記データ転送手段はデータ転送指令に基づいて、シリ
アルアクセスが前記最終番地に達する前に前記ランダム
アセスメモリから前記プリレジスタにデータを転送し、
かつシリアルアクセスが前記最終番地に達した直後に前
記プリレジスタから前記メインレジスタにデータを転送
し、前記指定手段は前記プリレジスタから前記メインレ
ジスタにデータが転送されるタイミングで、前記先頭番
地からシリアルアクセスを行うことを特徴とする画像メ
モリ。 - 【請求項２】前記指定手段は次にシリアルアクセスされ
るレジスタデータの先頭番地および最終番地を設定する
ことを特徴とする請求項１記載の画像メモリ。 - 【請求項３】前記最終番地は前記先頭番地に番地増加分
を加えたものとして設定されることを特徴とする請求項
２記載の画像メモリ。 - 【請求項４】前記指定手段は現在のシリアルアクセスの
最終番地と次にシリアルアクセスされるレジスタデータ
の先頭番地とを設定することを特徴とする請求項１記載
の画像メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247570A JPH0743928B2 (ja) | 1989-09-22 | 1989-09-22 | 画像メモリ |
| DE69023727T DE69023727T2 (de) | 1989-09-22 | 1990-09-21 | Bildspeicher. |
| EP90118179A EP0418910B1 (en) | 1989-09-22 | 1990-09-21 | Image memory |
| KR1019900014987A KR940009283B1 (ko) | 1989-09-22 | 1990-09-21 | 화상메모리 |
| US07/586,232 US5185724A (en) | 1989-09-22 | 1990-09-21 | Image memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247570A JPH0743928B2 (ja) | 1989-09-22 | 1989-09-22 | 画像メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03109654A JPH03109654A (ja) | 1991-05-09 |
| JPH0743928B2 true JPH0743928B2 (ja) | 1995-05-15 |
Family
ID=17165463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1247570A Expired - Lifetime JPH0743928B2 (ja) | 1989-09-22 | 1989-09-22 | 画像メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5185724A (ja) |
| EP (1) | EP0418910B1 (ja) |
| JP (1) | JPH0743928B2 (ja) |
| KR (1) | KR940009283B1 (ja) |
| DE (1) | DE69023727T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2724932B2 (ja) * | 1991-12-03 | 1998-03-09 | 三菱電機株式会社 | デュアルポートメモリ |
| JPH05182455A (ja) * | 1991-12-30 | 1993-07-23 | Sony Corp | メモリ装置 |
| JPH07160572A (ja) * | 1993-12-10 | 1995-06-23 | Toshiba Corp | 画像メモリシステム |
| US6538764B2 (en) * | 1996-04-12 | 2003-03-25 | Canon Kabushiki Kaisha | Printing apparatus, information processing apparatus, data processing method for use in such an apparatus, and storage medium storing computer-readable program |
| US5680365A (en) * | 1996-05-16 | 1997-10-21 | Mitsubishi Semiconductor America, Inc. | Shared dram I/O databus for high speed operation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133698A (ja) * | 1982-02-02 | 1983-08-09 | Nec Corp | 半導体メモリ装置 |
| US4649516A (en) * | 1984-06-01 | 1987-03-10 | International Business Machines Corp. | Dynamic row buffer circuit for DRAM |
| US4683555A (en) * | 1985-01-22 | 1987-07-28 | Texas Instruments Incorporated | Serial accessed semiconductor memory with reconfigureable shift registers |
| JPS62222340A (ja) * | 1986-03-25 | 1987-09-30 | Toshiba Corp | デユアル・ポ−ト・メモリ |
| CA1293565C (en) * | 1986-04-28 | 1991-12-24 | Norio Ebihara | Semiconductor memory |
| JPS63220339A (ja) * | 1987-03-10 | 1988-09-13 | Fujitsu General Ltd | マルチ・ポ−トｒａｍ回路 |
| JPS63311697A (ja) * | 1987-06-15 | 1988-12-20 | Hitachi Ltd | 半導体記憶装置 |
-
1989
- 1989-09-22 JP JP1247570A patent/JPH0743928B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-21 US US07/586,232 patent/US5185724A/en not_active Expired - Lifetime
- 1990-09-21 EP EP90118179A patent/EP0418910B1/en not_active Expired - Lifetime
- 1990-09-21 KR KR1019900014987A patent/KR940009283B1/ko not_active Expired - Lifetime
- 1990-09-21 DE DE69023727T patent/DE69023727T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0418910B1 (en) | 1995-11-22 |
| EP0418910A2 (en) | 1991-03-27 |
| EP0418910A3 (en) | 1992-09-16 |
| JPH03109654A (ja) | 1991-05-09 |
| DE69023727D1 (de) | 1996-01-04 |
| DE69023727T2 (de) | 1996-05-02 |
| KR940009283B1 (ko) | 1994-10-06 |
| KR910006984A (ko) | 1991-04-30 |
| US5185724A (en) | 1993-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5319603A (en) | Multiport semiconductor memory device having RAM blocks and SAM blocks | |
| EP0737956B1 (en) | Frame memory device for graphics | |
| US4670752A (en) | Hard-wired circuit for handling screen windows | |
| JPH0636311B2 (ja) | ２重ポートｖｒａｍメモリ | |
| JPH0743928B2 (ja) | 画像メモリ | |
| US5581733A (en) | Data transfer control of a video memory having a multi-divisional random access memory and a multi-divisional serial access memory | |
| JP2827361B2 (ja) | 半導体メモリ装置 | |
| JPS60124764A (ja) | ダイレクトメモリアクセス制御装置 | |
| JPH08115594A (ja) | デュアルポートｄｒａｍのデータ読出転送とリフレッシュの方法 | |
| JP2000029782A (ja) | メモリ制御方法及び装置 | |
| JP3288327B2 (ja) | 映像メモリ回路 | |
| JP2853636B2 (ja) | デュアルポート型画像用半導体記憶装置 | |
| JPH0631927B2 (ja) | 表示データ転送方法及びディスプレイシステム | |
| JP2623541B2 (ja) | 画像処理装置 | |
| JP2585509B2 (ja) | デイスプレイ装置 | |
| JPH06105450B2 (ja) | データ処理装置 | |
| JPH10124036A (ja) | 画像回転制御回路 | |
| JPH065073A (ja) | メモリ制御装置 | |
| JPH0760458B2 (ja) | 画像メモリ書込み制御装置 | |
| JPH03216775A (ja) | スタガ格子配列型メモリの直線描画におけるアクセス方法 | |
| JPH08314425A (ja) | ビデオメモリ装置 | |
| JPH02121186A (ja) | 半導体記憶装置 | |
| JP2003036070A (ja) | 画像変換方法、画像変換装置 | |
| JPH0389395A (ja) | 画像メモリ制御装置 | |
| JPH05181958A (ja) | 画像の変形機能を持つ画像メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100515 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100515 Year of fee payment: 15 |