JPH0744455B2

JPH0744455B2 - Ａ／ｄ変換回路

Info

Publication number: JPH0744455B2
Application number: JP59277482A
Authority: JP
Inventors: 彰湯川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-12-28
Filing date: 1984-12-28
Publication date: 1995-05-15
Anticipated expiration: 2010-05-15
Also published as: JPS61157119A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はアナログ信号をディジタル符号に変換する装置
に関し、特に信号の周波数より一桁以上速いサンプリン
グ周波数で変換を行う手段を集積回路化するのに適した
構造に関する。

（従来技術とその問題点）信号の周波数より一桁以上高速にアナログ信号をディジ
タル符号に変換（A/D変換）することは、A/D変換する際
に問題となる折り返し雑音を防止するためA/D変換器に
入力される信号に対して帯域制限を前もっておこなうフ
ィルタの性能に対する要求を軽減する上で非常に有効な
方法であることが知られている。このA/D変換を行う方
式で第２図に示される信号線図による方式は少ないハー
ドウェア量でA/D変換を行う方法として昭和59年10月に
開催された電子通信学会通信部門全国大会の予稿集２−
208頁に掲載され公知である。この信号線図を具体的回
路に記述した第３図の回路も同頁に記載されている。本
回路の動作は、入力信号サンプリング周期と、このサン
プリングされた信号に比例した電荷とアップダウンカウ
ンタの内容に比例した電荷の差を積分器に累積する周期
と、この積分器の出力が接地電位に比して大であるか小
であるかを比較し、極性とアップダウンカウンタを制御
する周期の３つで動作する。いま参照電位を負の一定値
とし、入力電圧を正の値、極性出力を正、アップダウン
カウンタの値を例えば１サイクル前でカウントアップし
て00101であったとする。入力信号サンプリング周期に
はスイッチSBはオン、SFはオフ、S0からS4およびSNは参
照電位−V_R側に倒され、SIは入力側に倒される。すると
積分器の入力は仮想接地され、第３図中、32C_Oの両端に
は入力電圧V_iに対応した電荷32C_OV_iが充電される。次に
SBを開きSFを閉じ、SIを接地側に倒しアップダウンカウ
ンタの値00101に対応したS2およびS0とSNを接地側に倒
すと、積分器には−32C_OV_i＋4C_OV_R＋C_OV_R＋C_OV_Rなる電
荷が積分器に流入し、この電荷が積分器内の32C_O内に累
算される。この結果として積分器出力電圧は（32C_OV_i−
6C_OV_R）/32C_Oだけ１周期前の積分器出力電圧が変化す
る。この電圧の正負を電圧比較器により判定する。判定
を行った後再びSFを開放し、SBを閉じ、SIを入力側にS0
およびS2を参照電位側に倒す。このときSNはカウントダ
ウンの時には接地電位のままである。そしてアップダウ
ンカウンタから１を減じ00100として次の積分周期を待
つ。この一連の操作で、もしアップダウンカウンタの内
容が零となって更に１を減ずる場合には極性を反転さ
せ、アップダウンカウンタに１を加える。このときSOか
らS4はすべて接地電位側に倒され、積分時にアップダウ
ンカウンタのビット位置に対応したスイッチが参照電位
側に倒されることにより加算される電荷の極性が反転さ
れる。

このような動作により、アップダウンカウンタの値は入
力信号の変化を追う形で変化する。このカウンタの値は
入力信号に対して良好なA/D変化を行った結果に対応し
ている。

本回路は回路構成は簡単であるが、入力信号が接地電位
を切るごとにSOからS4は接地電位と参照電位の切り換わ
りを発生する。この時積分器の入力端を仮想接地状態に
保つため積分器の出力側からスイッチSBを通して充放電
を行わなければならない。この充放電電荷量は31C_OV_Rで
かなり大きい。さらに入力信号が接地電位を切るのは入
力信号が小さい時最も多く発生する。もしこの切り換わ
りの過渡状態で積分器が充分に仮想接地の状態に達する
前に積分操作が開始されると、この誤差はA/D変換に伴
う雑音を発生したことになる。したがってこの回路は積
分器を構成する演算増幅器の駆動能力に対して大きな負
担を負わせる回路であり、動作速度を速くする際のネッ
クとなるものである。またこの回路は接地電位の雑音も
増幅するため電源雑音にも弱い欠点を有している。

（発明の目的）本発明の第１の目的は演算増幅器の駆動能力に対する要
求を軽減すると共に高速動作を容易にするものである。
さらに第２の目的はアナログ信号経路を平衡化して電源
雑音に対して性能が劣化することを防止するものであ
る。更にこれら目的を従来提案されている回路に比して
少ない付加素子で実現するものである。本発明の第３の
目的は集積回路化に適した回路構成を提供することであ
る。

（発明の構成）本発明のA/D変換回路は、接地電位に対して平衡した２
つの入力および出力を有する演算増幅器の片方の入力と
片方の出力との間に第１の蓄電器と第１のスイッチを直
列に接続したものと第２のスイッチとを並列に接続し、
もう一方の入力ともう一方の出力との間に第２の蓄電器
と第３のスイッチを直列に接続したものと第４のスイッ
チとを並列に接続してなる電荷積分器と、この電荷積分
器の２つの出力を入力とする電圧比較器と、トグルフリ
ップフロップと、アップダウンカウンタと、前記電圧比
較器の出力とトグルフリップフロップの出力による前記
アップダウンカウンタのカウントアップおよびカウント
ダウンを制御する第１の制御ゲートと、前記アップダウ
ンカウンタの出力と前記第１の制御ゲートの出力による
前記トグルフリップフロップの状態を制御する第２の制
御ゲートと、前記アップダウンカウンタのカウント値に
比例した電荷量を前記電荷積分器の片方の入力に供給す
る手段と、前記電荷量と等しい電荷量を前記電荷積分器
のもう一方の入力から差し引く手段と、前記電荷を供給
する手段と前記差し引く手段とが前記電荷積分器の入力
に接続されるとき前記トグルフリップフロップの出力に
より接続が逆となる第５のスイッチと、前記電荷積分器
の片方の入力に対して入力電圧に比例した電荷を供給す
る手段と、前記電荷積分器のもう一方の入力から前記入
力電圧に比例した電荷と等しい電荷を差し引く手段と、
前記電荷積分器の片方の入力に対して前記電圧比較器の
出力に応じて前記カウンタのカウント値に比例した電荷
を供給する手段の発生する最小分解能の電荷の半分から
２倍の間の一定の電荷を供給もしくは差し引く手段と、
前記電荷積分器のもう一方の入力に対して前記一定の電
荷を差し引くもしくは供給する手段を含んで構成され、
電圧比較器出力またはアップダウンカウンタの出力を変
換出力とすることを特徴としている。

（実施例）次に本発明の実施例を第１図を参照して説明する。第１
図はアップダウンカウンタとして５ビットのアップダウ
ンカウンタを用いた場合の回路図である。本回路は平衡
型演算増幅器の２組の入出力端の一方にそれぞれ最小容
量をC_Oとしたとき32C_Oと直列接続されたスイッチSFN、
およびスイッチSBNを並列接続で接続され、もう一方に
は同じく32C_Oと直列接続されたスイッチSFP、およびス
イットSBNを並列接続で接続することにより平衡型電荷
積分器を構成している。この積分器出力は電圧比較器に
接続されている。比較器の出力はトグルフリップフロッ
プ出力と一致論理がとられる。１サイクル前の時点にお
けるアップダウンカウンタの出力はNOR回路によりカウ
ント値が零であるかを判定され、カウント値が零でかつ
前記一致論理が零のときトグルフリップフロップを反転
させる。これと同時に１サイクル前の時点におけるアッ
プダウンカウンタの値が零のときもしくは一致論理が１
であればアップダウンカウンタに１を加える。それ以外
のときは１が引かれる。２の乗数に重みづけされ、一端
を共通接続され他端をそれぞれスイッチSPO、SP1、SP
2、SP3およびSP4により参照電位と接地電位に切り換え
るスイッチに接続し、このスイッチがアップダウンカウ
ンタの各ビットの状態により制御されてできる負の電荷
を供給するキャパシタアレイと同じ構造を持ち、SPO,SP
1,SP2,SP3およびSP4が同じくアップダウンカウンタの各
ビットにより制御されてできる正の電荷を供給するキャ
パシタアレイはそれぞれスイッチSPNおよびSPPにより前
記電荷積分器の各々と接続され、SPNおよびSPPの倒され
る方向により接続が逆となる。前記キャパシタアレイの
最小値の半分ないし等しい容量を持つ別の蓄電器が前記
電荷積分器の入力端にそれぞれ接続され、もう一端を参
照電位と接地電位とに切り換えられるスイッチSPFおよ
びSNFに接続される。SPFおよびSNFの倒される方向は前
記電圧比較器出力により制御される。前記電荷積分器の
各々の入力端には32C_Oの値を有する別の蓄電器の一端が
それぞれ接続され、他端を接地電位と入力電圧とに切り
換えるスイッチSIPおよびSINに接続されて入力電圧に比
例した電荷を積分回路に供給する手段を構成する。ここ
でSIPおよびSINに接続される容量を32C_Oとしたが、入力
電圧の最大振幅が参照電位に等しくカウンタのビット数
がＮビットのとき2^NC_Oで設計される。もし入力電圧の最
大振幅と参照電圧の比が１対Ｋである場合、32C_Oは2^NC_O
Kの値にする必要がある。積分器内の32C_Oは任意の値で
よいが前記2^NC_Oと2^NC_OKの中間の値が望ましい。またSPF
およびSNFに接続される蓄電器C_Oは、1/2C_OからC_Oの間の
範囲内でよいがC_Oと等しくするのが製造上最も容易であ
る。

次に入力信号が平衡型で得られる場合の本回路の動作に
ついて説明する。本回路の動作は入力信号のサンプリン
グ周期と、このサンプリングされた信号に比例した電荷
とアップダウンカウンタの内容に比例した電荷の差を積
分器に累積する周期と、この積分器の出力の正負を判定
し、アップダウンカウンタおよびトグルフリップフロッ
プの状態を定める周期の３つで動作する。いま参照電位
−V_Rを負の値とする。入力電圧として正入力端子に正の
電圧が印加され、負入力端子には正の電圧と等しく、接
地電位に対して反転された電圧が印加されているとす
る。入力サンプリング時にはSBPおよびSBNがオン、SFP
およびSFNがオフである。またSP0からSP4は接地電位の
側に倒され、SN0からSN4は参照電位側に倒されている。
SPFおよびSNFはトグルフリップフロップが正を示す論理
１で電圧比較器出力が１であった場合にはSPFは接地側
に、SNFは参照電位側に倒される。またSIPおよびSINは
入力端子側に倒される。SPPよびSPNは図のごとく順方向
に接続される。次に積分周期はSBPおよびSBNを開き、SF
PおよびSFNを閉じ、SIPおよびSINを接地電位側に倒し、
クロックを論理１にすることにより、アップダウンカウ
ンタに対応したスイッチのうち下側は参照電位側に倒さ
れ上側は接地電位側に倒されることにより開始される。
いまアップダウンカウンタの内容が00101であったとす
るとSP0、SP2およびSPFが接地電位側から参照電位側に
切り換えられ、SN0、SN2およびSNFが参照電位側から接
地電位側に切り換えられる。正入力電圧をV_i負入力電圧
を−V_iとすると、積分器のプラス側入力には−32C_OV_i＋
6C_OV_Rの電荷が入力され、マイナス側入力には32C_OV_i−6
C_OV_Rの電荷が入力される。したがって電荷積分器出力の
プラス側には１周期前の積分器出力電圧に対してV_i−6V
_R/32の電圧変化が、マイナス側には−V_R＋6V_R/32の電圧
変化が得られて第２図中Ｘ（ｚ）入力部分の累算がアナ
ログ信号に対して平衡した形で達成され、出力電圧とし
て非平衡な従来回路に比べて２倍の変化が得られる。こ
の積分器出力は電圧比較器により正負を判定され、第１
図中下部の論理回路部分に転送される。比較が終了した
時点でSFPおよびSFNが開かれ、SBPおよびSBNが閉じられ
クロックを０にもどす。電圧比較器出力はトグルフリッ
プフロップの出力と一致論理がとられる。一致論理出力
はアップダウンカウンタ出力に対してNOR論理をとるこ
とにより１サイクル前の時点でのカウント値零を検出
し、もしカウント値が零でかつ一致論理出力が零であれ
ばトグルフリップフロップを反転させる。これと同時に
一致論理が１であるか、もしくは１サイクル前の時点で
のカウント値が零であるときアップダウンカウンタに１
を加える。１サイクル前の値が零でなく、一致論理が零
のときはカウント値から１が差し引かれる。いまの例で
はカウント値は00101で零ではない。またトグルフリッ
プフロップの出力は１である。いま比較器の出力が１で
あったとすると、これは入力信号の方がアップダウンカ
ウンタの値に対応する電圧と電荷積分器に１サイクル前
に貯えられていた電圧の和より大きいことを意味する。
この場合、一致論理出力は１となるからアップダウンカ
ウンタに１が加えられる。いま比較器の出力が零であっ
たとすると、入力信号の方が小さいことを意味する。こ
の場合、一致論理出力は零となる。さらにカウンタに接
続されているNORゲート出力も零であるからカウンタか
ら１が差し引かれる。このようにしてカウンタの値は入
力信号に追随して増減する。

いまカウンタの内容が零となり更に次のサイクルで電圧
比較器出力も零となったとする。すると、アップダウン
カウンタに接続されたNORゲートは１を出力するからア
ップダウンカウンタ１をカウントする。これと同時にト
グルフリップフロップの入力も１となりトグルフリップ
フロップは反転する。トグルフリップフロップが反転す
るとSPPおよびSPNは交差接続となり、負の電荷を供給す
る蓄電器アレイは電荷積分器のマイナス入力を接続さ
れ、正の電荷を供給する蓄電器アレイは電荷積分器のプ
ラス入力と接続される。このとき電荷積分回路の入力端
子は仮想接地されたままであるから、前記従来例のよう
な電圧変化はどこにも発生しない。したがって極性が切
り換わるとき従来非常に重要であった電荷積分器の静定
時間を短くすることが可能となり、容易に高速動作させ
ることができる。

以上の説明は入力が平衡が与えられる場合に対して説明
したが非平衡の入力の場合には２つの入力端子を共通接
続して入力端子とし、入力電圧サンプリング時SINを接
地側に倒し、積分時に入力側に倒すことにより上の説明
と全く同様の効果を得ることができる。

（発明の効果）以上述べたように本発明によれば、従来問題であった入
力信号の極性が切り換わるとき発生する積分回路の駆動
能力に対する負担を大幅に軽減することが可能となり、
大幅な高速動作が可能となる。更にアナログ信号が平衡
で動作するため、電源雑音にも強く、更に内部信号電圧
が２倍になることによる効果とあいまって大規模集積回
路の一部として集積回路化しても他の部分からうける雑
音を非常に小さくできるため集積回路に向いている。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図。第２図は本発明の
基本となった信号線図。第３図は第２図の信号線図を具
体化した従来回路図。

Claims

【特許請求の範囲】

【請求項１】接地電位に対して平衡した２つの入力およ
び出力を有する演算増幅器の片方の入力と片方の出力と
の間に第１の蓄電器と第１のスイッチを直列に接続した
ものと第２のスイッチとを並列に接続し、もう一方の入
力ともう一方の出力との間に第２の蓄電器と第３のスイ
ッチを直列に接続したものと第４のスイッチとを並列に
接続してなる電荷積分器と、この電荷積分器の２つの出
力を入力とする電圧比較器と、トグルフリップフロップ
と、アップダウンカウンタと、前記電圧比較器の出力と
トグルフリップフロップの出力による前記アップダウン
カウンタのカウントアップおよびカウントダウンを制御
する第１の制御ゲートと、前記アップダウンカウンタの
出力と前記第１の制御ゲートの出力による前記トグルフ
リップフロップの状態を制御する第２の制御ゲートと、
前記アップダウンカウンタのカウント値に比例した電荷
量を前記電荷積分器の片方の入力に供給する手段と、前
記電荷量と等しい電荷量を前記電荷積分器のもう一方の
入力から差し引く手段と、前記電荷を供給する手段と前
記差し引く手段とが前記電荷積分器の入力に接続される
とき前記トグルフリップフロップの出力により接続が逆
となる第５のスイッチと、前記電荷積分器の片方の入力
に対して入力電圧に比例した電荷を供給する手段と、前
記電荷積分器のもう一方の入力から前記入力電圧に比例
した電荷と等しい電荷を差し引く手段と、前記電荷積分
器の片方の入力に対して前記電圧比較器の出力に応じて
前記カウンタのカウント値に比例した電荷を供給する手
段の発生する最小分解能の電荷の半分から２倍の間の一
定の電荷を供給もしくは差し引く手段と、前記電荷積分
器のもう一方の入力に対して前記一定の電荷を差し引く
もしくは供給する手段を含んで構成され、電圧比較器出
力またはアップダウンカウンタの出力を変換出力とする
ことを特徴とするA/D変換回路。