JPH0745619A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0745619A JPH0745619A JP5183879A JP18387993A JPH0745619A JP H0745619 A JPH0745619 A JP H0745619A JP 5183879 A JP5183879 A JP 5183879A JP 18387993 A JP18387993 A JP 18387993A JP H0745619 A JPH0745619 A JP H0745619A
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- JP
- Japan
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- lead
- pad
- bumps
- bump
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、断面形状が三角形のリ−ドに
適したバンプ構造を有する半導体装置を提供することで
ある。 【構成】半導体基板１１上の絶縁膜１２上に形成された
パッド１３と、基板表面に形成されたパッシベ−ション
膜１４と、パッド１３上のパッシベ−ション膜１４を２
カ所開口してその開口部分上に各々形成されたバリアメ
タル１５と、各バリアメタル１５上に形成されたバンプ
１６と、バンプ１６にボンディングされたリ−ド１７と
からなる。リ−ド１７の先端部は２つのバンプ１６の間
の隙間２０に入り込むようにボンディングされる
適したバンプ構造を有する半導体装置を提供することで
ある。 【構成】半導体基板１１上の絶縁膜１２上に形成された
パッド１３と、基板表面に形成されたパッシベ−ション
膜１４と、パッド１３上のパッシベ−ション膜１４を２
カ所開口してその開口部分上に各々形成されたバリアメ
タル１５と、各バリアメタル１５上に形成されたバンプ
１６と、バンプ１６にボンディングされたリ−ド１７と
からなる。リ−ド１７の先端部は２つのバンプ１６の間
の隙間２０に入り込むようにボンディングされる
Description
【０００１】
【産業上の利用分野】本発明はＴＡＢ（Tape Automated
Bonding）テ−プを用いて実装された半導体装置に関す
る。
Bonding）テ−プを用いて実装された半導体装置に関す
る。
【０００２】
【従来の技術】半導体装置パッケ−ジの多ピン化に対応
するものとして、ＴＣＰ（テ−プキャリアパッケ−ジ）
がある。その際に使用されるＴＡＢテ−プは、ポリイミ
ドフィルムと、該フィルム上に接着剤を介して接着され
た銅箔をエッチングして形成されたリ−ドとから構成さ
れている。それらリ−ドは、半導体チップ上に設けられ
たパッドに、そのパッド上に形成されたバンプを介して
接続される。
するものとして、ＴＣＰ（テ−プキャリアパッケ−ジ）
がある。その際に使用されるＴＡＢテ−プは、ポリイミ
ドフィルムと、該フィルム上に接着剤を介して接着され
た銅箔をエッチングして形成されたリ−ドとから構成さ
れている。それらリ−ドは、半導体チップ上に設けられ
たパッドに、そのパッド上に形成されたバンプを介して
接続される。
【０００３】近年パッドピッチは縮小されており、それ
に伴いリ−ドの断面形状が台形から三角形に近付きつつ
ある。なぜなら、パッドピッチの縮小はリ−ドピッチの
縮小やリ−ド幅が狭まることであるから、銅箔をエッチ
ングする際に非常に難しく、リ−ド形状は三角形となっ
ている。
に伴いリ−ドの断面形状が台形から三角形に近付きつつ
ある。なぜなら、パッドピッチの縮小はリ−ドピッチの
縮小やリ−ド幅が狭まることであるから、銅箔をエッチ
ングする際に非常に難しく、リ−ド形状は三角形となっ
ている。
【０００４】ところで、リ−ドがシングルポイントボン
ディング方式によりボンディングされる場合、断面形状
が三角形のリ−ドをパッドに接続する時、リ−ドがバン
プから滑り易くショ−トする恐れがある。そこで、断面
形状が三角形とならないようにリ−ド厚を薄くすればよ
いが、リ−ド厚を薄くするとＩＬＢ（Inner Lead Bondi
ng）やＯＬＢ（Outer Lead Bonding）の接合強度が低下
するため、リ−ド厚を薄くすることは望ましくない。ま
た、ギャグボンディング方式においてもリ−ドピッチの
縮小に従い同様の問題が発生する。
ディング方式によりボンディングされる場合、断面形状
が三角形のリ−ドをパッドに接続する時、リ−ドがバン
プから滑り易くショ−トする恐れがある。そこで、断面
形状が三角形とならないようにリ−ド厚を薄くすればよ
いが、リ−ド厚を薄くするとＩＬＢ（Inner Lead Bondi
ng）やＯＬＢ（Outer Lead Bonding）の接合強度が低下
するため、リ−ド厚を薄くすることは望ましくない。ま
た、ギャグボンディング方式においてもリ−ドピッチの
縮小に従い同様の問題が発生する。
【０００５】
【発明が解決しようとする課題】上述のように、ＴＡＢ
テ−プのリ−ドの断面形状が三角形になると、ボンディ
ングの際にリ−ドがバンプ上を滑ることがあり、良好に
ボンディングすることが難しい。それ故に、本発明は断
面形状が三角形のリ−ドに適したバンプ構造を有する半
導体装置を提供することが目的である。
テ−プのリ−ドの断面形状が三角形になると、ボンディ
ングの際にリ−ドがバンプ上を滑ることがあり、良好に
ボンディングすることが難しい。それ故に、本発明は断
面形状が三角形のリ−ドに適したバンプ構造を有する半
導体装置を提供することが目的である。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は、半導体チップ上に設けられたパッドと、上記パッド
上に少なくとも２つ以上形成された複数のバンプと、上
記パッドに上記複数のバンプを介して接続されるリ−ド
とからなる。
は、半導体チップ上に設けられたパッドと、上記パッド
上に少なくとも２つ以上形成された複数のバンプと、上
記パッドに上記複数のバンプを介して接続されるリ−ド
とからなる。
【０００７】
【作用】上記半導体装置によれば、一つのパッドに対し
て少なくとも２つのバンプが形成され、それら２つのバ
ンプの間には隙間部分があり、その隙間部分はほぼパッ
ドの中心に位置している。断面形状が三角形であるリ−
ドをボンディングする際には、三角形の先端が上記隙間
部分に入り込むため、良好に接合することが可能であ
る。
て少なくとも２つのバンプが形成され、それら２つのバ
ンプの間には隙間部分があり、その隙間部分はほぼパッ
ドの中心に位置している。断面形状が三角形であるリ−
ドをボンディングする際には、三角形の先端が上記隙間
部分に入り込むため、良好に接合することが可能であ
る。
【０００８】
【実施例】以下、本発明による一実施例を図面を参照し
て説明する。図１に示すように、本発明による半導体装
置は、半導体基板１１上の絶縁膜１２上に形成されたパ
ッド１３と、基板表面に形成されたパッシベ−ション膜
１４と、パッド１３上のパッシベ−ション膜１４を２カ
所開口してその開口部分上に各々形成されたバリアメタ
ル１５と、各バリアメタル１５上に形成されたバンプ１
６と、バンプ１６にボンディングされたリ−ド１７とか
らなる。
て説明する。図１に示すように、本発明による半導体装
置は、半導体基板１１上の絶縁膜１２上に形成されたパ
ッド１３と、基板表面に形成されたパッシベ−ション膜
１４と、パッド１３上のパッシベ−ション膜１４を２カ
所開口してその開口部分上に各々形成されたバリアメタ
ル１５と、各バリアメタル１５上に形成されたバンプ１
６と、バンプ１６にボンディングされたリ−ド１７とか
らなる。
【０００９】パッド１３上には２つのバンプ１６が形成
されており、２つのバンプ１６の間には隙間２０があい
ており、その隙間２０はパッド１３の中心に位置してい
る。リ−ド１７の断面形状は三角形であるが、その三角
形の先端部は隙間２０に入り込むようにボンディングが
なされる。一つのバッド１３上に２つのバンプ１６を形
成することは容易であり殆どプロセスを変えずにリ−ド
１７をボンディングすることができる。更にこの構造で
あると、パッドピッチが６０μｍであるときに、リ−ド
厚を３５μｍとすることができ、十分な接合強度を保つ
ことできる。
されており、２つのバンプ１６の間には隙間２０があい
ており、その隙間２０はパッド１３の中心に位置してい
る。リ−ド１７の断面形状は三角形であるが、その三角
形の先端部は隙間２０に入り込むようにボンディングが
なされる。一つのバッド１３上に２つのバンプ１６を形
成することは容易であり殆どプロセスを変えずにリ−ド
１７をボンディングすることができる。更にこの構造で
あると、パッドピッチが６０μｍであるときに、リ−ド
厚を３５μｍとすることができ、十分な接合強度を保つ
ことできる。
【００１０】またボンディングの際に、リ−ドが破線で
示されたリ−ド１７ａの位置におかれた場合にも、リ−
ドの先端が隙間２０に滑りこみ所定の位置に修正される
位置修正機能が働く。更に、図２に示すように、マッシ
ュル−ムバンプ１８を用いると、リ−ドがリ−ド１７ａ
の位置に置かれた場合でもマッシュル−ムバンプ１８の
表面は傾斜しているため滑り易くなっているため、より
位置修正機能が働く。尚、実施例では１つのパッド上に
形成するバンプは２つであったが、バンプは２つに限る
ことなく必要に応じて複数個設けることが可能である。
示されたリ−ド１７ａの位置におかれた場合にも、リ−
ドの先端が隙間２０に滑りこみ所定の位置に修正される
位置修正機能が働く。更に、図２に示すように、マッシ
ュル−ムバンプ１８を用いると、リ−ドがリ−ド１７ａ
の位置に置かれた場合でもマッシュル−ムバンプ１８の
表面は傾斜しているため滑り易くなっているため、より
位置修正機能が働く。尚、実施例では１つのパッド上に
形成するバンプは２つであったが、バンプは２つに限る
ことなく必要に応じて複数個設けることが可能である。
【００１１】
【発明の効果】本発明によれば、パッドピッチが縮小す
るに伴い、ＴＡＢテ−プのリ−ドの断面形状が三角形と
なるが、その形状のリ−ドを良好にボンディングするこ
とができる。従って、リ−ド形状を台形にするためにリ
−ド厚を薄くする必要がなく、ＩＬＢやＯＬＢの接合強
度が向上する。また、本構造を用いると位置修正機能が
働くため、微細なボンディングが容易となる。
るに伴い、ＴＡＢテ−プのリ−ドの断面形状が三角形と
なるが、その形状のリ−ドを良好にボンディングするこ
とができる。従って、リ−ド形状を台形にするためにリ
−ド厚を薄くする必要がなく、ＩＬＢやＯＬＢの接合強
度が向上する。また、本構造を用いると位置修正機能が
働くため、微細なボンディングが容易となる。
【図１】本発明の一実施例を模式的に示す断面図であ
る。
る。
【図２】本発明の変形例を模式的に示す断面図である。
１１…半導体基板、１２…絶縁膜、１３…パッド １４…パッシベ−ション膜、１５…バリアメタル １６…バンプ、１７…リ−ド、１８…マッシュル−ムバ
ンプ ２０…隙間
ンプ ２０…隙間
Claims (1)
- 【請求項１】 半導体チップ上に設けられたパッドと、
上記パッド上に形成されたバンプと、上記パッドに上記
バンプを介して接続されるリ−ドとを有する半導体装置
において、 上記バンプは上記一つのパッド上に少なくとも２つ以上
形成されたことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18387993A JP3184014B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体装置 |
| US08/278,759 US5442241A (en) | 1993-07-26 | 1994-07-22 | Bump electrode structure to be coupled to lead wire in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18387993A JP3184014B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745619A true JPH0745619A (ja) | 1995-02-14 |
| JP3184014B2 JP3184014B2 (ja) | 2001-07-09 |
Family
ID=16143433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18387993A Expired - Fee Related JP3184014B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5442241A (ja) |
| JP (1) | JP3184014B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2679669B2 (ja) * | 1995-02-28 | 1997-11-19 | 日本電気株式会社 | 半導体装置 |
| JP3558449B2 (ja) * | 1996-06-10 | 2004-08-25 | 松下電器産業株式会社 | 電子部品構体 |
| JPH10209210A (ja) | 1997-01-20 | 1998-08-07 | Sharp Corp | 半導体装置及びその製造方法並びにその検査方法 |
| JP3549714B2 (ja) | 1997-09-11 | 2004-08-04 | 沖電気工業株式会社 | 半導体装置 |
| US6373143B1 (en) | 1998-09-24 | 2002-04-16 | International Business Machines Corporation | Integrated circuit having wirebond pads suitable for probing |
| US20070001301A1 (en) * | 2005-06-08 | 2007-01-04 | Yongqian Wang | Under bump metallization design to reduce dielectric layer delamination |
| US20090189298A1 (en) * | 2008-01-28 | 2009-07-30 | Fu-Chung Wu | Bonding pad structure and debug method thereof |
| KR101485105B1 (ko) * | 2008-07-15 | 2015-01-23 | 삼성전자주식회사 | 반도체 패키지 |
| US10103114B2 (en) | 2016-09-21 | 2018-10-16 | Nanya Technology Corporation | Semiconductor structure and manufacturing method thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3462349A (en) * | 1966-09-19 | 1969-08-19 | Hughes Aircraft Co | Method of forming metal contacts on electrical components |
| JPS57133651A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor integrated circuit device |
| US4742023A (en) * | 1986-08-28 | 1988-05-03 | Fujitsu Limited | Method for producing a semiconductor device |
| US5136363A (en) * | 1987-10-21 | 1992-08-04 | Kabushiki Kaisha Toshiba | Semiconductor device with bump electrode |
| US5194931A (en) * | 1989-06-13 | 1993-03-16 | Kabushiki Kaisha Toshiba | Master slice semiconductor device |
| JPH03116744A (ja) * | 1989-09-28 | 1991-05-17 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
-
1993
- 1993-07-26 JP JP18387993A patent/JP3184014B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-22 US US08/278,759 patent/US5442241A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5442241A (en) | 1995-08-15 |
| JP3184014B2 (ja) | 2001-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |