JPH0749802A - 障害処理装置 - Google Patents
障害処理装置Info
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- JPH0749802A JPH0749802A JP5212137A JP21213793A JPH0749802A JP H0749802 A JPH0749802 A JP H0749802A JP 5212137 A JP5212137 A JP 5212137A JP 21213793 A JP21213793 A JP 21213793A JP H0749802 A JPH0749802 A JP H0749802A
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- 238000001514 detection method Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 abstract description 12
- 230000004075 alteration Effects 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 障害情報およびこれに対応する障害処理の増
減や変更に対して、迅速かつ柔軟に対応できるととも
に、変更処理が容易に実施できる障害処理装置を提供す
る。 【構成】 各モジュール１１〜１ｎの障害検出回路２１
〜２ｎで検出した障害情報は、データ多重回路１で多重
化され、所定順序で障害情報保持メモリ２に格納された
後、制御情報保持メモリ４に格納されているアドレス情
報に基づいて読み出され、条件回路５で各障害処理３１
〜３ｋの要否が判定され、その結果に基づき障害処理３
１〜３ｋの実施が指示される。
減や変更に対して、迅速かつ柔軟に対応できるととも
に、変更処理が容易に実施できる障害処理装置を提供す
る。 【構成】 各モジュール１１〜１ｎの障害検出回路２１
〜２ｎで検出した障害情報は、データ多重回路１で多重
化され、所定順序で障害情報保持メモリ２に格納された
後、制御情報保持メモリ４に格納されているアドレス情
報に基づいて読み出され、条件回路５で各障害処理３１
〜３ｋの要否が判定され、その結果に基づき障害処理３
１〜３ｋの実施が指示される。
Description
【０００１】
【産業上の利用分野】本発明は、障害処理装置に関し、
特に発生した各種障害に応じて適切な障害処理を指示す
る障害処理装置に関するものである。
特に発生した各種障害に応じて適切な障害処理を指示す
る障害処理装置に関するものである。
【０００２】
【従来の技術】従来、検出した各種障害に応じて適切な
障害処理を指示する障害処理装置では、その障害処理判
断として、検出された障害情報とこれに対応して予め定
められている実施すべき障害処理との関係に基づき、そ
の論理条件を満足するように設計された論理回路を用い
たり、あるいはこれら論理条件を満足するプログラムを
設計してプロセッサにより実行することにより実現する
ものであった。
障害処理を指示する障害処理装置では、その障害処理判
断として、検出された障害情報とこれに対応して予め定
められている実施すべき障害処理との関係に基づき、そ
の論理条件を満足するように設計された論理回路を用い
たり、あるいはこれら論理条件を満足するプログラムを
設計してプロセッサにより実行することにより実現する
ものであった。
【０００３】
【発明が解決しようとする課題】従って、このような従
来の障害処理装置では、検出する障害情報や障害発生に
応じた障害処理の数が増加し、障害情報と障害処理との
対応関係がより複雑化した場合、適切な障害処理判断を
実現するために複雑な論理回路またはプログラムが要求
され、また障害情報またはこれに対応する障害処理の数
やこれらの対応関係に変更が生じた場合、複雑な論理回
路またはプログラムを適切に変更するためには多大な時
間および労力が必要となり、迅速な対応が困難であっ
た。
来の障害処理装置では、検出する障害情報や障害発生に
応じた障害処理の数が増加し、障害情報と障害処理との
対応関係がより複雑化した場合、適切な障害処理判断を
実現するために複雑な論理回路またはプログラムが要求
され、また障害情報またはこれに対応する障害処理の数
やこれらの対応関係に変更が生じた場合、複雑な論理回
路またはプログラムを適切に変更するためには多大な時
間および労力が必要となり、迅速な対応が困難であっ
た。
【０００４】本発明はこのような課題を解決するための
ものであり、障害情報およびこれに対応する障害処理の
増減や変更に対して、迅速かつ柔軟に対応できるととも
に、変更処理が容易に実施できる障害処理装置を提供す
ることを目的としている。
ものであり、障害情報およびこれに対応する障害処理の
増減や変更に対して、迅速かつ柔軟に対応できるととも
に、変更処理が容易に実施できる障害処理装置を提供す
ることを目的としている。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために、本発明による障害処理装置は、障害情報を一
時的に保持する障害情報保持メモリと、この障害情報保
持メモリから所望の順序で読み出すためのアドレス情報
を保持する制御情報保持メモリと、複数の障害検出回路
から出力される障害情報を障害情報保持メモリの所定位
置に周期的に書き込むとともに、制御情報保持メモリ内
のアドレス情報に基づき障害情報保持メモリからこの障
害情報を周期的に読み出すメモリ制御手段と、このメモ
リ制御手段により読み出された障害情報に基づき各種障
害処理の要否を判定するとともに、判定結果に応じて障
害処理の実施を指示する条件判定手段とを備えるもので
ある。
るために、本発明による障害処理装置は、障害情報を一
時的に保持する障害情報保持メモリと、この障害情報保
持メモリから所望の順序で読み出すためのアドレス情報
を保持する制御情報保持メモリと、複数の障害検出回路
から出力される障害情報を障害情報保持メモリの所定位
置に周期的に書き込むとともに、制御情報保持メモリ内
のアドレス情報に基づき障害情報保持メモリからこの障
害情報を周期的に読み出すメモリ制御手段と、このメモ
リ制御手段により読み出された障害情報に基づき各種障
害処理の要否を判定するとともに、判定結果に応じて障
害処理の実施を指示する条件判定手段とを備えるもので
ある。
【０００６】
【作用】従って、障害検出回路で検出した障害情報は、
メモリ制御手段により、障害情報保持メモリの所定位置
に格納された後、制御情報保持メモリに格納されている
アドレス情報に基づいて読み出され、読み出されて障害
情報に基づき条件判定手段により各障害処理の要否が判
定され、その結果に基づき障害処理の実施が指示され
る。
メモリ制御手段により、障害情報保持メモリの所定位置
に格納された後、制御情報保持メモリに格納されている
アドレス情報に基づいて読み出され、読み出されて障害
情報に基づき条件判定手段により各障害処理の要否が判
定され、その結果に基づき障害処理の実施が指示され
る。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例である障害処理装置のブロ
ック図である。同図において、１１〜１ｎは、それぞれ
障害検出回路２１〜２ｎを有し、これら障害検出回路２
１〜２ｎで検出された障害情報を出力するモジュール、
１は、各モジュール１１〜１ｎからの障害情報を多重化
するデータ多重回路である。
る。図１は本発明の一実施例である障害処理装置のブロ
ック図である。同図において、１１〜１ｎは、それぞれ
障害検出回路２１〜２ｎを有し、これら障害検出回路２
１〜２ｎで検出された障害情報を出力するモジュール、
１は、各モジュール１１〜１ｎからの障害情報を多重化
するデータ多重回路である。
【０００８】２は、データ多重回路１で多重化された障
害情報を格納する障害情報保持メモリであり、特に書き
込みと読み込みとを連続して高速に実行できるものであ
り、３は、制御情報保持メモリ４の内容に基づき、障害
情報保持メモリ２に格納されている障害情報の読み出し
制御を行うメモリ制御回路、５は、メモリ制御回路３の
制御により障害情報保持メモリ２から読み出された障害
情報に基づき、障害処理３１〜３ｋを選択指示する条件
回路である。
害情報を格納する障害情報保持メモリであり、特に書き
込みと読み込みとを連続して高速に実行できるものであ
り、３は、制御情報保持メモリ４の内容に基づき、障害
情報保持メモリ２に格納されている障害情報の読み出し
制御を行うメモリ制御回路、５は、メモリ制御回路３の
制御により障害情報保持メモリ２から読み出された障害
情報に基づき、障害処理３１〜３ｋを選択指示する条件
回路である。
【０００９】図２は、条件回路５のブロック図であり、
同図において、５１〜５ｊは、障害情報保持メモリ２か
ら読み出された障害情報をラッチするフリップフロッ
プ、６はＮＯＴゲート、７はＡＮＤゲート、８はＡＮＤ
ゲート７の出力をラッチするフリップフロップ、９はフ
リップフロップ８の出力を所定のタイミングにより障害
処理３１〜３ｋへの出力として分離する分離回路であ
る。
同図において、５１〜５ｊは、障害情報保持メモリ２か
ら読み出された障害情報をラッチするフリップフロッ
プ、６はＮＯＴゲート、７はＡＮＤゲート、８はＡＮＤ
ゲート７の出力をラッチするフリップフロップ、９はフ
リップフロップ８の出力を所定のタイミングにより障害
処理３１〜３ｋへの出力として分離する分離回路であ
る。
【００１０】次に本発明の動作を図１〜３を参照して説
明する。図３は、図１の各部における障害情報の流れを
示す説明図であり、同図において、１１１〜１１ｍは、
障害検出回路２１〜２ｎから出力される障害情報、１２
０は、障害情報保持メモリ２に格納されている障害情
報、１５０は、障害情報保持メモリ２から読み出された
障害情報、１３１〜１３ｋは、障害処理３１〜３ｋに関
する障害発生判断処理のための論理条件をそれぞれ示し
ている。
明する。図３は、図１の各部における障害情報の流れを
示す説明図であり、同図において、１１１〜１１ｍは、
障害検出回路２１〜２ｎから出力される障害情報、１２
０は、障害情報保持メモリ２に格納されている障害情
報、１５０は、障害情報保持メモリ２から読み出された
障害情報、１３１〜１３ｋは、障害処理３１〜３ｋに関
する障害発生判断処理のための論理条件をそれぞれ示し
ている。
【００１１】今、モジュール１１〜１ｎ内の障害検出回
路２１〜２ｎで検出された障害は、障害情報１１１とし
て周期的にデータ多重回路１に読み込まれる。この場
合、Ａ 11は、モジュール１１において検出された１つの
事象を示す障害データを示しており、モジュール１１〜
１ｎからパラレルに同じタイミングで障害データＡ11〜
Ａ1nすなわち障害情報１１１が読み出され、次のタイミ
ングにおいて、同様にモジュール１１〜１ｎから障害情
報１１２が読み出され、これがｍ回繰り返される。
路２１〜２ｎで検出された障害は、障害情報１１１とし
て周期的にデータ多重回路１に読み込まれる。この場
合、Ａ 11は、モジュール１１において検出された１つの
事象を示す障害データを示しており、モジュール１１〜
１ｎからパラレルに同じタイミングで障害データＡ11〜
Ａ1nすなわち障害情報１１１が読み出され、次のタイミ
ングにおいて、同様にモジュール１１〜１ｎから障害情
報１１２が読み出され、これがｍ回繰り返される。
【００１２】従って、モジュール１１からは個々に異な
る事象を示す障害データＡ11〜Ａm1が、それぞれのタイ
ミングで順に出力され、障害情報１１１〜１１ｍの一部
としてデータ多重回路１に読み込まれることになる。さ
らに、モジュール１１から障害データＡm1が読み出され
た後は、次の周期における各事象を示す障害データとし
て、前述と同様にＡ11から順に繰り返し読み出される。
る事象を示す障害データＡ11〜Ａm1が、それぞれのタイ
ミングで順に出力され、障害情報１１１〜１１ｍの一部
としてデータ多重回路１に読み込まれることになる。さ
らに、モジュール１１から障害データＡm1が読み出され
た後は、次の周期における各事象を示す障害データとし
て、前述と同様にＡ11から順に繰り返し読み出される。
【００１３】データ多重回路１では、同じタイミングで
各モジュール１１〜１ｎからパラレルに読み出した障害
情報１１１を、所定速度を持つシリアルデータに多重化
して出力するとともに、続いて読み出した障害情報１１
２〜１１ｍを連続して多重化し、障害情報保持メモリ２
へ出力する。
各モジュール１１〜１ｎからパラレルに読み出した障害
情報１１１を、所定速度を持つシリアルデータに多重化
して出力するとともに、続いて読み出した障害情報１１
２〜１１ｍを連続して多重化し、障害情報保持メモリ２
へ出力する。
【００１４】障害情報保持メモリ２は、メモリ格納エリ
アとして二面構成（ダブルバッファ構成）を持つメモリ
であり、内部に分離された２つのメモリバッファを有
し、一方のメモリバッファの任意のアドレスにデータを
書き込むと同時に、他方のメモリバッファの任意のアド
レスからデータを読み出すことが可能であるとともに、
２つのメモリバッファ間で書き込み・読み出しを任意に
切り替えることが可能である。
アとして二面構成（ダブルバッファ構成）を持つメモリ
であり、内部に分離された２つのメモリバッファを有
し、一方のメモリバッファの任意のアドレスにデータを
書き込むと同時に、他方のメモリバッファの任意のアド
レスからデータを読み出すことが可能であるとともに、
２つのメモリバッファ間で書き込み・読み出しを任意に
切り替えることが可能である。
【００１５】メモリ制御回路３は、データ多重回路１か
ら出力される多重化された障害情報に同期してカウント
するカウンタを有しており、このカウンタ出力が書き込
みアドレスとして障害情報保持メモリ２に供給される。
これにより、データ多重回路１からの障害情報は、個々
の障害データに分割され、メモリ制御回路３から出力さ
れる書き込みアドレスに基づいて、障害情報保持メモリ
２内の各障害データに固定的に定められた位置に順次格
納される。
ら出力される多重化された障害情報に同期してカウント
するカウンタを有しており、このカウンタ出力が書き込
みアドレスとして障害情報保持メモリ２に供給される。
これにより、データ多重回路１からの障害情報は、個々
の障害データに分割され、メモリ制御回路３から出力さ
れる書き込みアドレスに基づいて、障害情報保持メモリ
２内の各障害データに固定的に定められた位置に順次格
納される。
【００１６】なお、メモリ制御回路３は、障害情報保持
メモリ２の一方のメモリバッファの格納容量に合わせ
て、メモリバッファの切替指示を出力する。これによ
り、データ多重回路１からの障害情報は、障害保持メモ
リ２の一方のメモリバッファが満杯すなわち全て使用さ
れ空きエリアがなくなると同時に、他方のメモリバッフ
ァに書き込まれることになる。
メモリ２の一方のメモリバッファの格納容量に合わせ
て、メモリバッファの切替指示を出力する。これによ
り、データ多重回路１からの障害情報は、障害保持メモ
リ２の一方のメモリバッファが満杯すなわち全て使用さ
れ空きエリアがなくなると同時に、他方のメモリバッフ
ァに書き込まれることになる。
【００１７】また、メモリ制御回路３は、内部のカウン
タ出力を制御情報保持メモリ４に対する読み出しアドレ
スとして供給し、このカウンタ出力に基づいて制御情報
保持メモリ４から読み出した情報すなわちアドレス情報
を、障害情報保持メモリ２に格納されている障害情報の
読み出しアドレスとして、障害情報保持メモリ２へ供給
する。
タ出力を制御情報保持メモリ４に対する読み出しアドレ
スとして供給し、このカウンタ出力に基づいて制御情報
保持メモリ４から読み出した情報すなわちアドレス情報
を、障害情報保持メモリ２に格納されている障害情報の
読み出しアドレスとして、障害情報保持メモリ２へ供給
する。
【００１８】このとき、メモリ制御回路３は、内部のカ
ウンタ出力を障害情報保持メモリ２へ出力すると同時
に、このカウンタ出力に基づき制御情報保持メモリ４か
ら読み出した情報を、障害情報保持メモリ２へ出力す
る。
ウンタ出力を障害情報保持メモリ２へ出力すると同時
に、このカウンタ出力に基づき制御情報保持メモリ４か
ら読み出した情報を、障害情報保持メモリ２へ出力す
る。
【００１９】これにより、障害情報保持メモリ２は、メ
モリ制御回路３からのカウンタ出力を書き込みアドレス
として、一方のメモリバッファにデータ多重回路１から
の障害情報を書き込むと同時に、メモリ制御回路３から
のカウンタ出力に基づき制御情報保持メモリ４から読み
出された情報を読み出しアドレスとして、他方のメモリ
バッファから障害情報を読み出すものとなる。
モリ制御回路３からのカウンタ出力を書き込みアドレス
として、一方のメモリバッファにデータ多重回路１から
の障害情報を書き込むと同時に、メモリ制御回路３から
のカウンタ出力に基づき制御情報保持メモリ４から読み
出された情報を読み出しアドレスとして、他方のメモリ
バッファから障害情報を読み出すものとなる。
【００２０】従って、メモリ制御回路３から順に出力さ
れるカウンタ出力と同じ制御情報保持メモリ４のアドレ
スに、読み出す順序で予め読み出しアドレスを格納して
おくことにより、書き込んだ順とは異なる所望の順序
で、障害情報を読み出すことが可能となる。
れるカウンタ出力と同じ制御情報保持メモリ４のアドレ
スに、読み出す順序で予め読み出しアドレスを格納して
おくことにより、書き込んだ順とは異なる所望の順序
で、障害情報を読み出すことが可能となる。
【００２１】これにより、各モジュール１１〜１ｎから
読み出され、障害情報保持メモリ２に順に書き込まれた
障害情報１２０は、各障害処理３１〜３ｋに対応してそ
の要否判定に必要なもののみが、後述する要否判定に必
要な所定順序で読み出され、障害情報１５０として条件
回路５に出力される。
読み出され、障害情報保持メモリ２に順に書き込まれた
障害情報１２０は、各障害処理３１〜３ｋに対応してそ
の要否判定に必要なもののみが、後述する要否判定に必
要な所定順序で読み出され、障害情報１５０として条件
回路５に出力される。
【００２２】条件回路５に入力された障害情報１５０
は、フリップフロップ５１に入力されて順次シフトされ
るとともに、ＮＯＴゲート６以降反転されてシフトさ
れ、各障害処理３１〜３ｋの要否判定のための障害情報
としてフリップフロップ５１〜５ｋでラッチされる。
は、フリップフロップ５１に入力されて順次シフトされ
るとともに、ＮＯＴゲート６以降反転されてシフトさ
れ、各障害処理３１〜３ｋの要否判定のための障害情報
としてフリップフロップ５１〜５ｋでラッチされる。
【００２３】ここで、障害処理の要否判定の論理条件と
して、モジュール１１〜１ｎで検出された各事象の負論
理を必要とする場合もあるため、このような負論理を必
要とするものは先に入力されて、ＮＯＴゲート６の後段
のフリップフロップ５ｉ，５ｊ他でラッチされ、正論理
のままでよいものは後から入力されて、ＮＯＴゲート６
の前段のフリップフロップ５１，５２他でラッチされ、
ＡＮＤゲート７によりこれらの論理積が出力される。
して、モジュール１１〜１ｎで検出された各事象の負論
理を必要とする場合もあるため、このような負論理を必
要とするものは先に入力されて、ＮＯＴゲート６の後段
のフリップフロップ５ｉ，５ｊ他でラッチされ、正論理
のままでよいものは後から入力されて、ＮＯＴゲート６
の前段のフリップフロップ５１，５２他でラッチされ、
ＡＮＤゲート７によりこれらの論理積が出力される。
【００２４】従って、制御情報保持メモリ４には、各障
害処理の要否判定を実施する順序であり、かつ各事象と
要否判定時の正・負論理に応じてそれぞれの障害情報が
フリップフロップ５１〜５ｊにラッチされるように、障
害情報保持メモリ２における各障害データのアドレス情
報が、メモリ制御回路３から順に出力されるカウンタ出
力で示されるアドレスに格納される。
害処理の要否判定を実施する順序であり、かつ各事象と
要否判定時の正・負論理に応じてそれぞれの障害情報が
フリップフロップ５１〜５ｊにラッチされるように、障
害情報保持メモリ２における各障害データのアドレス情
報が、メモリ制御回路３から順に出力されるカウンタ出
力で示されるアドレスに格納される。
【００２５】なお、各要否判定の正・負論理において必
要とされるフリップフロップの数が変動する場合には、
不必要となるフリップフロップに同じ論理の障害データ
が重複してラッチされるように、障害情報保持メモリ２
から読み出される。
要とされるフリップフロップの数が変動する場合には、
不必要となるフリップフロップに同じ論理の障害データ
が重複してラッチされるように、障害情報保持メモリ２
から読み出される。
【００２６】フリップフロップ８は、フリップフロップ
５１〜５ｊに障害情報がシフトされ正常にラッチされた
場合に、全てのフリップフロップ５１〜５ｊの論理積で
あるＡＮＤゲート７の出力をラッチし、分離回路９は、
このフリップフロップ８のラッチ出力を、実施された要
否判定に対応する障害処理３１〜３ｋの指示出力として
出力する。
５１〜５ｊに障害情報がシフトされ正常にラッチされた
場合に、全てのフリップフロップ５１〜５ｊの論理積で
あるＡＮＤゲート７の出力をラッチし、分離回路９は、
このフリップフロップ８のラッチ出力を、実施された要
否判定に対応する障害処理３１〜３ｋの指示出力として
出力する。
【００２７】以上より、各モジュール１１〜１ｎで検出
された障害情報は、所定の順序で障害情報保持メモリ２
に書き込まれた後、予め制御情報保持メモリ４に格納さ
れている情報に応じて、条件回路５における障害処理３
１〜３ｋの要否判定に必要な順に読み出され、その判定
結果に基づき障害処理３１〜３ｋの要否が指示される。
された障害情報は、所定の順序で障害情報保持メモリ２
に書き込まれた後、予め制御情報保持メモリ４に格納さ
れている情報に応じて、条件回路５における障害処理３
１〜３ｋの要否判定に必要な順に読み出され、その判定
結果に基づき障害処理３１〜３ｋの要否が指示される。
【００２８】
【発明の効果】以上説明したように、本発明は、障害情
報の読み出し順序を規定する情報を保持する制御情報保
持メモリを設けて、障害情報保持メモリに順次書き込ま
れる障害情報を、制御情報保持メモリ内の情報に基づき
順に読み出すようにしたものである。
報の読み出し順序を規定する情報を保持する制御情報保
持メモリを設けて、障害情報保持メモリに順次書き込ま
れる障害情報を、制御情報保持メモリ内の情報に基づき
順に読み出すようにしたものである。
【００２９】従って、各種障害情報に基づき適切な障害
処理を指示する障害処理装置において、障害情報および
これに対応する障害処理の増減や変更に対して、迅速か
つ柔軟に対応できるとともに、変更処理が容易に実施で
きるという格別な効果を奏するものである。
処理を指示する障害処理装置において、障害情報および
これに対応する障害処理の増減や変更に対して、迅速か
つ柔軟に対応できるとともに、変更処理が容易に実施で
きるという格別な効果を奏するものである。
【図１】本発明の一実施例による障害処理装置のブロッ
ク図である。
ク図である。
【図２】図１の障害処理装置における条件回路のブロッ
ク図である。
ク図である。
【図３】図１の各部における障害情報の流れを示す説明
図である。
図である。
１ データ多重回路 ２ 障害情報保持メモリ ３ メモリ制御回路 ４ 制御情報保持メモリ ５ 条件回路 ６ ＮＯＴゲート ７ ＡＮＤゲート ８ フリップフロップ ９ 分離回路 １１〜１ｎ モジュール ２１〜２ｎ 障害検出回路 ３１〜３ｋ 障害処理 ５１〜５ｊ フリップフロップ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】このような目的を達成す
るために、本発明による障害処理装置は、障害情報を一
時的に保持する障害情報保持メモリと、この障害情報保
持メモリから所望の順序で読み出すためのアドレス情報
を保持する制御情報保持メモリと、複数の障害検出回路
から出力される障害情報を障害情報保持メモリの所定位
置に周期的に書き込むとともに、制御情報保持メモリ内
のアドレス情報に基づき障害情報保持メモリからこの障
害情報を周期的に読み出すメモリ制御手段と、このメモ
リ制御手段により読み出された障害情報に基づき各種障
害処理の要否を判定するとともに、判定結果に応じて障
害処理の実施を指示する条件判定手段とを備えるもので
ある。また、障害情報保持メモリは、内部に分離された
２つのメモリバッファを有し、一方のメモリバッファに
障害情報を書き込むと同時に、制御情報保持メモリから
読み出された情報を読み出しアドレスとして他方のメモ
リバッファから障害情報を読み出すものである。
るために、本発明による障害処理装置は、障害情報を一
時的に保持する障害情報保持メモリと、この障害情報保
持メモリから所望の順序で読み出すためのアドレス情報
を保持する制御情報保持メモリと、複数の障害検出回路
から出力される障害情報を障害情報保持メモリの所定位
置に周期的に書き込むとともに、制御情報保持メモリ内
のアドレス情報に基づき障害情報保持メモリからこの障
害情報を周期的に読み出すメモリ制御手段と、このメモ
リ制御手段により読み出された障害情報に基づき各種障
害処理の要否を判定するとともに、判定結果に応じて障
害処理の実施を指示する条件判定手段とを備えるもので
ある。また、障害情報保持メモリは、内部に分離された
２つのメモリバッファを有し、一方のメモリバッファに
障害情報を書き込むと同時に、制御情報保持メモリから
読み出された情報を読み出しアドレスとして他方のメモ
リバッファから障害情報を読み出すものである。
Claims (1)
- 【請求項１】 被監視装置の障害を検出する複数の障害
検出回路から障害情報に基づき、適切な障害処理を指示
する障害処理装置において、 前記障害情報を一時的に保持する障害情報保持メモリ
と、 この障害情報保持メモリから所望の順序で読み出すため
のアドレス情報を保持する制御情報保持メモリと、 前記複数の障害検出回路から出力される障害情報を前記
障害情報保持メモリの所定位置に周期的に書き込むとと
もに、前記制御情報保持メモリ内のアドレス情報に基づ
き前記障害情報保持メモリからこの障害情報を周期的に
読み出すメモリ制御手段と、 このメモリ制御手段により読み出された障害情報に基づ
き各種障害処理の要否を判定するとともに、判定結果に
応じて障害処理の実施を指示する条件判定手段とを備え
ることを特徴とする障害処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5212137A JPH0749802A (ja) | 1993-08-05 | 1993-08-05 | 障害処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5212137A JPH0749802A (ja) | 1993-08-05 | 1993-08-05 | 障害処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0749802A true JPH0749802A (ja) | 1995-02-21 |
Family
ID=16617508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5212137A Pending JPH0749802A (ja) | 1993-08-05 | 1993-08-05 | 障害処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749802A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6484128B1 (en) | 1999-06-11 | 2002-11-19 | Fujitsu Limited | Data processing system with configuration management capability based on compatibilities among hardware modules |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178557A (ja) * | 1983-03-30 | 1984-10-09 | Fujitsu Ltd | 計数装置 |
| JPS62192825A (ja) * | 1986-02-20 | 1987-08-24 | Fujitsu Ltd | ログ制御方式 |
-
1993
- 1993-08-05 JP JP5212137A patent/JPH0749802A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178557A (ja) * | 1983-03-30 | 1984-10-09 | Fujitsu Ltd | 計数装置 |
| JPS62192825A (ja) * | 1986-02-20 | 1987-08-24 | Fujitsu Ltd | ログ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6484128B1 (en) | 1999-06-11 | 2002-11-19 | Fujitsu Limited | Data processing system with configuration management capability based on compatibilities among hardware modules |
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