JPH0749810Y2 - モノリシックマイクロ波集積回路 - Google Patents
モノリシックマイクロ波集積回路Info
- Publication number
- JPH0749810Y2 JPH0749810Y2 JP1989030635U JP3063589U JPH0749810Y2 JP H0749810 Y2 JPH0749810 Y2 JP H0749810Y2 JP 1989030635 U JP1989030635 U JP 1989030635U JP 3063589 U JP3063589 U JP 3063589U JP H0749810 Y2 JPH0749810 Y2 JP H0749810Y2
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- integrated circuit
- microwave integrated
- monolithic microwave
- strip line
- Prior art date
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- Waveguides (AREA)
Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、小型化と安定したインピーダンスを両立でき
るモノリシックマイクロ波集積回路（以下、MMICと称
す）に関する。
るモノリシックマイクロ波集積回路（以下、MMICと称
す）に関する。
（ロ）従来の技術 GaAs基板上にフィルタ等のマイクロ波集積回路をストリ
ップ線路を用いて構成する場合、例えば特開昭63−5910
3号公報に記載されているように、第２図に示される方
法が用いられていた。
ップ線路を用いて構成する場合、例えば特開昭63−5910
3号公報に記載されているように、第２図に示される方
法が用いられていた。
第２図において（１）はGaAs基板、（２）は基板（１）
の一主面に設けたストリップ線路導体、（３）は基板
（１）の反対面に設けた接地導体、（４）は基板（１）
を貫通するスルーホールで、該スルーホール（４）を介
してストリップ線路導体（２）と接地導体（３）との電
気的接続が成される。
の一主面に設けたストリップ線路導体、（３）は基板
（１）の反対面に設けた接地導体、（４）は基板（１）
を貫通するスルーホールで、該スルーホール（４）を介
してストリップ線路導体（２）と接地導体（３）との電
気的接続が成される。
上記ストリップ線路のインピーダンスを整合させる為、
その製造工程においてGaAs基板（１）の反対面をエッチ
ング又はポリッシュにより削る工程が含まれる。この工
程により、GaAs基板（１）の厚みを50〜80μｍまで薄く
し、基板（１）の厚みとストリップ線路導体（２）の線
幅をwheelerの式で求められた比にすることにより、ス
トリップ線路をインピーダンス整合する。
その製造工程においてGaAs基板（１）の反対面をエッチ
ング又はポリッシュにより削る工程が含まれる。この工
程により、GaAs基板（１）の厚みを50〜80μｍまで薄く
し、基板（１）の厚みとストリップ線路導体（２）の線
幅をwheelerの式で求められた比にすることにより、ス
トリップ線路をインピーダンス整合する。
（ハ）考案が解決しようとする課題 しかしながら、GaAs基板（１）を誘電体基板として用い
る為には表面のストリップ線路導体（２）と裏面の接地
導体を電気接続する必要があり、その為のスルーホール
（４）の加工が困難である欠点があった。
る為には表面のストリップ線路導体（２）と裏面の接地
導体を電気接続する必要があり、その為のスルーホール
（４）の加工が困難である欠点があった。
また、GaAs基板（１）を機械的に削る為基板自体の強度
が弱くなり、取扱いに不具合であることや、厚みにばら
つきを生じ易い為特性インピーダンスもばらつく欠点が
あった。
が弱くなり、取扱いに不具合であることや、厚みにばら
つきを生じ易い為特性インピーダンスもばらつく欠点が
あった。
（ニ）課題を解決するための手段 本考案は上記従来の欠点に鑑み成されたもので、ストリ
ップ線路導体（12）を覆う様に誘電体層（13）を設け、
この誘電体層（13）の表面に接地導体（14）を設けるこ
とにより、特性インピーダンスのばらつきを抑え且つ素
子の微細化をも実現したモノリシックマイクロ波集積回
路を提供するものである。
ップ線路導体（12）を覆う様に誘電体層（13）を設け、
この誘電体層（13）の表面に接地導体（14）を設けるこ
とにより、特性インピーダンスのばらつきを抑え且つ素
子の微細化をも実現したモノリシックマイクロ波集積回
路を提供するものである。
（ホ）作用 本考案によれば、GaAs基板（11）をそのままの厚みで使
用できるので、機械的強度を保たせることができる。ま
た、誘電体層（13）が数μ〜十数μｍの範囲内で構成で
きるので、接地導体（14）との電気接続が容易である
他、ストリップ線路導体（12）の線幅を縮小できる。
用できるので、機械的強度を保たせることができる。ま
た、誘電体層（13）が数μ〜十数μｍの範囲内で構成で
きるので、接地導体（14）との電気接続が容易である
他、ストリップ線路導体（12）の線幅を縮小できる。
（ヘ）実施例 以下に本考案の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図は本考案のMMICを示す断面図で、（11）は表面に
MES−FET、キャパシタ、インダクタンス等の素子が形成
された厚さ300〜600μｍのGaAs基板、（12）はAl,Ti,P
t,Au等から成る多層合金層のパターニングにより構成さ
れGaAs基板（11）上を延在して各素子を電気接続するス
トリップ線路導体、（13）はストリップ線路導体（12）
とGaAs基板（11）表面を覆う誘電体層、（14）は誘電体
層（13）の全面を覆う様に形成した接地導体で、接地導
体（14）は誘電体層（13）のコンタクトホール（15）を
介して下層のストリップ線路導体（12）と電気接続され
る。（16）は基板（11）裏面の接地導体である。
MES−FET、キャパシタ、インダクタンス等の素子が形成
された厚さ300〜600μｍのGaAs基板、（12）はAl,Ti,P
t,Au等から成る多層合金層のパターニングにより構成さ
れGaAs基板（11）上を延在して各素子を電気接続するス
トリップ線路導体、（13）はストリップ線路導体（12）
とGaAs基板（11）表面を覆う誘電体層、（14）は誘電体
層（13）の全面を覆う様に形成した接地導体で、接地導
体（14）は誘電体層（13）のコンタクトホール（15）を
介して下層のストリップ線路導体（12）と電気接続され
る。（16）は基板（11）裏面の接地導体である。
誘電体層（13）はポリイミド系樹脂をスピンオン塗布す
ることにより得られ、厚みは樹脂の塗布量と回転数、及
び回転時間等のファクターにより制御される。
ることにより得られ、厚みは樹脂の塗布量と回転数、及
び回転時間等のファクターにより制御される。
ウェラー（wheeler）の式に従えば、整合インピーダン
スZ0を最も伝送損失の少い50Ωとする為には、ポリイミ
ド系樹脂の誘電率がεr4であるので、ストリップ線路導
体の線幅Ｗと誘電体層（13）の厚みｈはW/h２となる
ので、誘電体層（13）の厚みをｈ６μｍとした時スト
リップ線路導体（12）の線幅はＷ＝12μｍとなり、従来
がＷ＝100μｍ前後を必要としていたのに対し大幅な微
細化が可能となる。
スZ0を最も伝送損失の少い50Ωとする為には、ポリイミ
ド系樹脂の誘電率がεr4であるので、ストリップ線路導
体の線幅Ｗと誘電体層（13）の厚みｈはW/h２となる
ので、誘電体層（13）の厚みをｈ６μｍとした時スト
リップ線路導体（12）の線幅はＷ＝12μｍとなり、従来
がＷ＝100μｍ前後を必要としていたのに対し大幅な微
細化が可能となる。
また、ポリイミド系樹脂のスピンオン塗布により誘電体
層（13）を形成するので、その厚みを正確に制御するこ
とが容易であり、従って整合インピーダンスZ0のばらつ
きが少い。
層（13）を形成するので、その厚みを正確に制御するこ
とが容易であり、従って整合インピーダンスZ0のばらつ
きが少い。
さらに、GaAs基板（11）の裏面にも接地導体（14）を設
けることにより、スリトップ線路導体（12）を両側から
挟むので、より安定した分布定数線路を構成できる。
けることにより、スリトップ線路導体（12）を両側から
挟むので、より安定した分布定数線路を構成できる。
（ト）考案の効果 以上に説明した通り、本考案によればGaAs基板（11）上
に設けた誘電体層（13）を用いてストリップラインを構
成し、GaAs基板（11）を厚い状態のまま組立てるので、
基板（11）の割れ、破損が少く、取扱い性に優れた、機
械的強度が強いMMICを提供できる利点を有する。
に設けた誘電体層（13）を用いてストリップラインを構
成し、GaAs基板（11）を厚い状態のまま組立てるので、
基板（11）の割れ、破損が少く、取扱い性に優れた、機
械的強度が強いMMICを提供できる利点を有する。
また、スピンオン塗布法で誘電体層（13）を構成するの
で、機械的加工をしたよりも正確な厚みと平坦面を作る
ことができ、従ってばらつきの無い整合インピーダンス
が得られる利点を有する。
で、機械的加工をしたよりも正確な厚みと平坦面を作る
ことができ、従ってばらつきの無い整合インピーダンス
が得られる利点を有する。
第１図は本考案を説明する為の断面図、第２図は従来例
を説明する為の断面図である。
を説明する為の断面図である。
Claims (1)
- 【請求項１】半絶縁性の半導体基板の一主面に形成した
ストリップ導体と、前記ストリップ導体の上を被覆する
ポリイミド樹脂から成る誘電体膜と、前記ポリイミド樹
脂のスピンオン塗布により形成した平坦面の上に前記ス
トリップ導体を覆うように形成した、前記ストリップ導
体との相対位置によりインピーダンスを決定する接地導
体とを具備することを特徴とするモノリシックマイクロ
波集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989030635U JPH0749810Y2 (ja) | 1989-03-16 | 1989-03-16 | モノリシックマイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989030635U JPH0749810Y2 (ja) | 1989-03-16 | 1989-03-16 | モノリシックマイクロ波集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02120839U JPH02120839U (ja) | 1990-09-28 |
| JPH0749810Y2 true JPH0749810Y2 (ja) | 1995-11-13 |
Family
ID=31255869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989030635U Expired - Lifetime JPH0749810Y2 (ja) | 1989-03-16 | 1989-03-16 | モノリシックマイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749810Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053089A (ja) * | 1983-09-02 | 1985-03-26 | Nec Corp | 半導体装置 |
| JPS62294303A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH0622233B2 (ja) * | 1987-08-31 | 1994-03-23 | 日本電気株式会社 | 多層配線の形成方法 |
-
1989
- 1989-03-16 JP JP1989030635U patent/JPH0749810Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02120839U (ja) | 1990-09-28 |
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