JPH0756515Y2 - ２相信号発生回路 - Google Patents
２相信号発生回路Info
- Publication number
- JPH0756515Y2 JPH0756515Y2 JP1989093775U JP9377589U JPH0756515Y2 JP H0756515 Y2 JPH0756515 Y2 JP H0756515Y2 JP 1989093775 U JP1989093775 U JP 1989093775U JP 9377589 U JP9377589 U JP 9377589U JP H0756515 Y2 JPH0756515 Y2 JP H0756515Y2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- circuit
- source
- terminal
- bfl
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案はGaAs MESFETデジタルIC回路における単相→２
相信号発生回路の改善に関する。
相信号発生回路の改善に関する。
〈従来の技術〉 単相→２相信号発生回路をGaAs MESFET ICで実現する方
法としては 第２図に示す様な差動ペアを用いる回路。
法としては 第２図に示す様な差動ペアを用いる回路。
第３図に示す様な論理ゲートのゲート毎の遅延時間
の差を用いる回路。
の差を用いる回路。
第４図に示すようなBFL（Buffered FET Logic）の
ソース側に信号を入力することにより非反転出力を得る
回路等が知られている。
ソース側に信号を入力することにより非反転出力を得る
回路等が知られている。
〈考案が解決しようとする課題〉 しかしながら，上記〜の回路をBFLとして使用する
場合，第２図に示す回路は別電源を必要とし，また，論
理レベルが狂ってしまうという課題があり，第３図に示
す回路は素子数が多くなり，プロセスの変化により出力
が不安定になるという課題があり，第４図に示す回路に
おいてはソース入力側が低インピーダンスとなるので通
常の論理ゲートでは駆動出来ないという課題があった。
場合，第２図に示す回路は別電源を必要とし，また，論
理レベルが狂ってしまうという課題があり，第３図に示
す回路は素子数が多くなり，プロセスの変化により出力
が不安定になるという課題があり，第４図に示す回路に
おいてはソース入力側が低インピーダンスとなるので通
常の論理ゲートでは駆動出来ないという課題があった。
本考案は上記従来技術の課題に鑑みて成されたもので,B
FL回路中で安定な動作が可能な単相→２相信号発生回路
を実現する事を目的とする。
FL回路中で安定な動作が可能な単相→２相信号発生回路
を実現する事を目的とする。
〈課題を解決する為の手段〉 上記課題を解決するための本考案の構成は，入力に対応
して反転信号を出力するソース端子がコモン電位に接続
された第１のFETを含む第１のBFL回路と，前記入力に対
応して非反転信号を出力するゲート端子がコモン電位に
接続された第２のFETを含む第２のBFL回路からなる２相
信号発生回路であって，前記第１のFETのゲート端子に
は第3,第４のFETがダイオードを介して接続された第１
のソースフォロアからの出力が接続され，前記第２のFE
Tのソース端子には第5,第６のFETのソースとドレインが
接続した第２のソースフォロアからの出力を入力すると
ともにスイッチングのタイミング及び電圧レベルを合わ
せるために前記第６のFETのゲート幅を第２のFETのゲー
ト幅の約２倍にした事を特徴とするものである。
して反転信号を出力するソース端子がコモン電位に接続
された第１のFETを含む第１のBFL回路と，前記入力に対
応して非反転信号を出力するゲート端子がコモン電位に
接続された第２のFETを含む第２のBFL回路からなる２相
信号発生回路であって，前記第１のFETのゲート端子に
は第3,第４のFETがダイオードを介して接続された第１
のソースフォロアからの出力が接続され，前記第２のFE
Tのソース端子には第5,第６のFETのソースとドレインが
接続した第２のソースフォロアからの出力を入力すると
ともにスイッチングのタイミング及び電圧レベルを合わ
せるために前記第６のFETのゲート幅を第２のFETのゲー
ト幅の約２倍にした事を特徴とするものである。
〈作用〉 反転・非反転回路の前段にソースフォロア回路を設けた
のでソース入力側の入力インピーダンスが上昇しIC回路
中でBFL回路として動作可能となる。
のでソース入力側の入力インピーダンスが上昇しIC回路
中でBFL回路として動作可能となる。
〈実施例〉 以下，本考案を図面に基づいて説明する。第１図は本考
案の一実施例を示す構成図である。第１図において１は
４つのFETとダイオードからなる公知のバッファ回路で
あり,2は２つのFETのうちの第３のFET2aのドレイン端子
がVDD（＋4V）に接続され、そのソース側がダイオード2
cを介して第４のFET2bのドレイン端子に接続されるとと
もにソース端子およびゲート端子がVss（−3V）に接続
された第１のソースフォロア回路である。
案の一実施例を示す構成図である。第１図において１は
４つのFETとダイオードからなる公知のバッファ回路で
あり,2は２つのFETのうちの第３のFET2aのドレイン端子
がVDD（＋4V）に接続され、そのソース側がダイオード2
cを介して第４のFET2bのドレイン端子に接続されるとと
もにソース端子およびゲート端子がVss（−3V）に接続
された第１のソースフォロア回路である。
３は第２のソースフォロア回路であり,2つのFETのうち
の第５のFET3aのドレイン端子がVDD（＋4V）に接続さ
れ，そのソース側が第６のFET3bのドレイン端子に接続
され，第６のFET3bのソース端子およびゲート端子がVss
（−3V）に接続されている。なお，バッファ回路１から
の出力は第１のソースフォロア回路の第３のFET2aのゲ
ート端子と第２のソースフォロア回路の第５のFET3aの
ゲート端子に接続されている。
の第５のFET3aのドレイン端子がVDD（＋4V）に接続さ
れ，そのソース側が第６のFET3bのドレイン端子に接続
され，第６のFET3bのソース端子およびゲート端子がVss
（−3V）に接続されている。なお，バッファ回路１から
の出力は第１のソースフォロア回路の第３のFET2aのゲ
ート端子と第２のソースフォロア回路の第５のFET3aの
ゲート端子に接続されている。
５は第１のFET5aを含む公知の第１のBFL回路であり，そ
の第１のFETのゲート端子に第１のソースフォロア回路
２からの出力端子が接続されている。
の第１のFETのゲート端子に第１のソースフォロア回路
２からの出力端子が接続されている。
６は第２のFET6aを含む公知の第２のBFL回路であり，そ
の第２のFET6aのソース端子に第２のソースフォロア回
路からの出力端子が接続されている。なお，第２のソー
スフォロア回路の第６のFET3bのゲート幅は第２のBFL回
路の第２のFET6aの約２倍のものが用いられている。10
は入力端子,11は第１のBFL回路の出力端子,12は第２のB
FL回路の出力端子である。
の第２のFET6aのソース端子に第２のソースフォロア回
路からの出力端子が接続されている。なお，第２のソー
スフォロア回路の第６のFET3bのゲート幅は第２のBFL回
路の第２のFET6aの約２倍のものが用いられている。10
は入力端子,11は第１のBFL回路の出力端子,12は第２のB
FL回路の出力端子である。
上記構成において，入力端子10にハイレベルの信号が入
力したとするとその信号はバッファ回路１で反転して分
岐され，分岐した一方の信号は第１のソースフォロア回
路２を介して第１のBFL回路５に入力され再び反転して
ハイレベルの信号が出力端子11から出力する。また，分
岐した他方の信号は第２のソースフォロア回路３を介し
て第２のBFL回路６に入力するが，ここではソースフォ
ロア回路３からの出力が第２のFETのソース端子に入力
しているためそのソース電位が上昇する。その結果ソー
ス側から見たゲート電圧が低下して第２のBFL回路の出
力端子はローレベルとなる。なお，この場合，第２のFE
Tのソースを介して第６のFET3bに電流が流れるが，この
電流の流れは第２のBFLの出力となる信号のタイミング
に影響を与える（ハイレベルとローレベルの時間及び電
圧レベルにずれが生じる。）このずれは第６のFETのゲ
ート幅により調整するが，実験では第２のFET6aのゲー
ト幅より第６のゲート幅を約２倍にする事により実現で
きた。
力したとするとその信号はバッファ回路１で反転して分
岐され，分岐した一方の信号は第１のソースフォロア回
路２を介して第１のBFL回路５に入力され再び反転して
ハイレベルの信号が出力端子11から出力する。また，分
岐した他方の信号は第２のソースフォロア回路３を介し
て第２のBFL回路６に入力するが，ここではソースフォ
ロア回路３からの出力が第２のFETのソース端子に入力
しているためそのソース電位が上昇する。その結果ソー
ス側から見たゲート電圧が低下して第２のBFL回路の出
力端子はローレベルとなる。なお，この場合，第２のFE
Tのソースを介して第６のFET3bに電流が流れるが，この
電流の流れは第２のBFLの出力となる信号のタイミング
に影響を与える（ハイレベルとローレベルの時間及び電
圧レベルにずれが生じる。）このずれは第６のFETのゲ
ート幅により調整するが，実験では第２のFET6aのゲー
ト幅より第６のゲート幅を約２倍にする事により実現で
きた。
〈考案の効果〉 以上，実施例とともに具体的に説明したように本考案に
よれば，第２のBFL回路６の第２のFETのソース端子には
第5,第６のFETのソースとドレインが接続した第２のソ
ースフォロアからの出力を入力するとともに前記第６の
FET3bのゲート幅を前記第２のFET6aのゲート幅の約２倍
にしたので，入力インピーダンスが通常の論理ゲートと
同様に高くなりIC内部論理素子として使用可能である。
従って第２図の従来例に比較した場合，信号が同じBFL
レベルであるため別電源を用いる必要がなく，第３図の
従来例に比較した場合，論理ゲートの中で最も高速に動
作するインバータ系の論理のみで構成されている為に高
速動作が可能であり，プロセスの変化などに対しても安
定である。
よれば，第２のBFL回路６の第２のFETのソース端子には
第5,第６のFETのソースとドレインが接続した第２のソ
ースフォロアからの出力を入力するとともに前記第６の
FET3bのゲート幅を前記第２のFET6aのゲート幅の約２倍
にしたので，入力インピーダンスが通常の論理ゲートと
同様に高くなりIC内部論理素子として使用可能である。
従って第２図の従来例に比較した場合，信号が同じBFL
レベルであるため別電源を用いる必要がなく，第３図の
従来例に比較した場合，論理ゲートの中で最も高速に動
作するインバータ系の論理のみで構成されている為に高
速動作が可能であり，プロセスの変化などに対しても安
定である。
第１図は本考案の２相信号発生回路の一実施例を示す回
路構成図，第２図〜第４図は従来例を示す図である。 １…バッファ回路,2…第１のソースフォロア回路,2a…
第３のFET,2b…第４のFET,2c…ダイオード,3…第２のソ
ースフォロア回路,3a…第５のFET,3b…第６のFET,5…第
１のBFL回路,5a…第１のFET,6…第２のBFL回路,6a…第
２のFET。
路構成図，第２図〜第４図は従来例を示す図である。 １…バッファ回路,2…第１のソースフォロア回路,2a…
第３のFET,2b…第４のFET,2c…ダイオード,3…第２のソ
ースフォロア回路,3a…第５のFET,3b…第６のFET,5…第
１のBFL回路,5a…第１のFET,6…第２のBFL回路,6a…第
２のFET。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 １０１ Ｂ (72)考案者 八木原 剛 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内 (72)考案者 内田 暁 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内 (72)考案者 鎌田 浩実 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内 (72)考案者 岡 貞治 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内 (56)参考文献 特開 昭53−139456（ＪＰ，Ａ) 特開 昭62−195915（ＪＰ，Ａ) 特開 平１−147916（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力に対応して反転信号を出力するソース
端子がコモン電位に接続された第1FETを含む第１のBFL
回路と，前記入力に対応して非反転信号を出力するゲー
ト端子がコモン電位に接続された第２のFETを含む第２
のBFL回路からなる２相信号発生回路であって，前記第
１のFETのゲート端子には第3,第４のFETがダイオードを
介して接続された第１のソースフォロアからの出力が接
続され，前記第２のFETのソース端子には第5,第６のFET
のソースとドレインが接続した第２のソースフォロアか
らの出力を入力するとともにスイッチングのタイミング
及び電圧レベルを合わせるために前記第６のFETのゲー
ト幅を第２のFETのゲート幅の約２倍にした事を特徴と
する２相信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989093775U JPH0756515Y2 (ja) | 1989-08-09 | 1989-08-09 | ２相信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989093775U JPH0756515Y2 (ja) | 1989-08-09 | 1989-08-09 | ２相信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334328U JPH0334328U (ja) | 1991-04-04 |
| JPH0756515Y2 true JPH0756515Y2 (ja) | 1995-12-25 |
Family
ID=31643142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989093775U Expired - Lifetime JPH0756515Y2 (ja) | 1989-08-09 | 1989-08-09 | ２相信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756515Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834982B2 (ja) * | 1977-05-11 | 1983-07-30 | 日本電気株式会社 | クロツクドライバ−回路 |
| JPS62195915A (ja) * | 1986-02-24 | 1987-08-29 | Rohm Co Ltd | スイツチング回路 |
| JPH01147916A (ja) * | 1987-12-03 | 1989-06-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1989
- 1989-08-09 JP JP1989093775U patent/JPH0756515Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334328U (ja) | 1991-04-04 |
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