JPH0756893B2 - 耐放射線性ｍｉｓ型半導体集積回路の製造方法 - Google Patents
耐放射線性ｍｉｓ型半導体集積回路の製造方法Info
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- JPH0756893B2 JPH0756893B2 JP63308194A JP30819488A JPH0756893B2 JP H0756893 B2 JPH0756893 B2 JP H0756893B2 JP 63308194 A JP63308194 A JP 63308194A JP 30819488 A JP30819488 A JP 30819488A JP H0756893 B2 JPH0756893 B2 JP H0756893B2
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000005855 radiation Effects 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000002955 isolation Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 8
- 241000293849 Cordylanthus Species 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000002265 prevention Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 206010073306 Exposure to radiation Diseases 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 231100000987 absorbed dose Toxicity 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000005251 gamma ray Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000005865 ionizing radiation Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は耐放射線性を有するMIS型半導体集積回路の製
造方法に関し、特に素子分離領域の漏れ電流を低減する
方法に関する。
造方法に関し、特に素子分離領域の漏れ電流を低減する
方法に関する。
一般にnMOSトランジスタに電子線，陽子線，γ線等の電
離性放射線を照射すると、ゲート酸化膜中に電子−正孔
対が発生し、そのうちの正孔が酸化膜中のトラップに捕
捉され正の固定電荷となって蓄積されるためしきい電圧
が負方向にシフトするという現象が起こる。その変動量
はゲート酸化膜厚の１〜３乗に比例すると言われてお
り、膜厚が厚いほど変動量は大きいことかがわかってい
る。したがって素子間分離のために通常用いられるフィ
ールド酸化膜のところでは、寄生的に形成されるMOS構
造のしきい電圧シフトはフィールド酸化膜が厚いため極
めて大きくなる。例えば500nm厚の場合には105rad（S
i）の吸収線量で数十Ｖもの変動になる。この結果、初
期の寄生MOSトランジスタの素子分離耐圧が20V程度あっ
ても105rad（Si）の被曝後には0V以下となってしまい、
素子間漏電流が増加してLSIとして使用に耐えなくなっ
てしまう。
離性放射線を照射すると、ゲート酸化膜中に電子−正孔
対が発生し、そのうちの正孔が酸化膜中のトラップに捕
捉され正の固定電荷となって蓄積されるためしきい電圧
が負方向にシフトするという現象が起こる。その変動量
はゲート酸化膜厚の１〜３乗に比例すると言われてお
り、膜厚が厚いほど変動量は大きいことかがわかってい
る。したがって素子間分離のために通常用いられるフィ
ールド酸化膜のところでは、寄生的に形成されるMOS構
造のしきい電圧シフトはフィールド酸化膜が厚いため極
めて大きくなる。例えば500nm厚の場合には105rad（S
i）の吸収線量で数十Ｖもの変動になる。この結果、初
期の寄生MOSトランジスタの素子分離耐圧が20V程度あっ
ても105rad（Si）の被曝後には0V以下となってしまい、
素子間漏電流が増加してLSIとして使用に耐えなくなっ
てしまう。
この対策として従来取られてる手段に、昭和60年特許願
第5411号の明細書に記載されているMOSトランジスタが
ある。これは、第３図に示すように、素子分離耐圧を上
げるため、酸化膜の薄い領域にまで分離領域を拡大した
もので、フィールド酸化膜端（Ａ）から能動領域側に距
離をとってソース・ドレイン領域６を形成している。さ
らに、フィールド酸化膜端とソース・ドレイン領域６の
間のシリコン基板表面には、分離耐圧を上げるために比
較的高濃度のｐ型不純物層５を形成し、しきい電圧を上
げて素子間漏れ電流を防止している。
第5411号の明細書に記載されているMOSトランジスタが
ある。これは、第３図に示すように、素子分離耐圧を上
げるため、酸化膜の薄い領域にまで分離領域を拡大した
もので、フィールド酸化膜端（Ａ）から能動領域側に距
離をとってソース・ドレイン領域６を形成している。さ
らに、フィールド酸化膜端とソース・ドレイン領域６の
間のシリコン基板表面には、分離耐圧を上げるために比
較的高濃度のｐ型不純物層５を形成し、しきい電圧を上
げて素子間漏れ電流を防止している。
第３図の構造の製造方法を第４図に示す。まず選択酸化
法によりフィールド酸化膜２を形成して後（同図
（ａ））、素子間漏れ電流防止層であるｐ層５をフィー
ルド酸化膜端に接する能動領域周辺にイオン注入法を用
いてボロンを打込むことにより形成し（同図（ｂ））、
さらにゲート電極４を能動領域内に形成した後で、ソー
ス・ドレイン領域となるn+層６をフィールド酸化膜端か
らｄだけ離れた位置にイオン注入法を用いて形成する
（同図（ｃ））。この距離ｄは漏れ電流防止の効果を確
保するためには漏れ防止層（５）の幅がある程度以上に
なるように取る必要があるが、あまり大きく選ぶと集積
度が悪くなるため通常２μｍ程度を用いている。また、
漏れ防止層（５）とソース・ドレイン領域のn+層６とは
接していなくても良いが、やはり集積度を悪化させない
ためには接する位置に形成せざるを得ない。
法によりフィールド酸化膜２を形成して後（同図
（ａ））、素子間漏れ電流防止層であるｐ層５をフィー
ルド酸化膜端に接する能動領域周辺にイオン注入法を用
いてボロンを打込むことにより形成し（同図（ｂ））、
さらにゲート電極４を能動領域内に形成した後で、ソー
ス・ドレイン領域となるn+層６をフィールド酸化膜端か
らｄだけ離れた位置にイオン注入法を用いて形成する
（同図（ｃ））。この距離ｄは漏れ電流防止の効果を確
保するためには漏れ防止層（５）の幅がある程度以上に
なるように取る必要があるが、あまり大きく選ぶと集積
度が悪くなるため通常２μｍ程度を用いている。また、
漏れ防止層（５）とソース・ドレイン領域のn+層６とは
接していなくても良いが、やはり集積度を悪化させない
ためには接する位置に形成せざるを得ない。
上述した従来の耐放射線性MIS型半導体集積回路の製造
方法においては、放射線被曝後の素子間漏れ電流を抑制
するためフィールド酸化膜端とソース・ドレイン領域の
間の素子形成領域内にｐ層を形成する工程を有してい
る。耐放射線性を向上させるにはｐ層の濃度を上げるこ
とが望ましいが、前述のようにｐ層のソース・ドレイン
のn+層は境界を接しているためあまり高濃度化すると接
合耐圧が低下する。ちなみに、その上限濃度はおよそ10
17cm-3程度である。
方法においては、放射線被曝後の素子間漏れ電流を抑制
するためフィールド酸化膜端とソース・ドレイン領域の
間の素子形成領域内にｐ層を形成する工程を有してい
る。耐放射線性を向上させるにはｐ層の濃度を上げるこ
とが望ましいが、前述のようにｐ層のソース・ドレイン
のn+層は境界を接しているためあまり高濃度化すると接
合耐圧が低下する。ちなみに、その上限濃度はおよそ10
17cm-3程度である。
結果として従来製造方法による素子間漏れ電流防止は完
全ではなく、耐放射線性の大幅な改善が望めないという
欠点がある。
全ではなく、耐放射線性の大幅な改善が望めないという
欠点がある。
本発明の耐放射線性MIS型半導体集積回路の製造方法
は、素子間分離酸化膜形成を選択酸化法により行う工程
と、前記素子間分離酸化膜で区画された素子形成領域に
MISトランジスタのゲード電極，ドレイン・ソース領域
の形成を行ったあとでｐ型不純物のイオン注入を選択的
に行うことによって少なくとも素子間分離酸化膜のバー
ズビーク部下に高濃度のｐ型領域を形成すると同時に素
子間分離酸化膜全面に不純物を導入する工程とを有する
というものである。
は、素子間分離酸化膜形成を選択酸化法により行う工程
と、前記素子間分離酸化膜で区画された素子形成領域に
MISトランジスタのゲード電極，ドレイン・ソース領域
の形成を行ったあとでｐ型不純物のイオン注入を選択的
に行うことによって少なくとも素子間分離酸化膜のバー
ズビーク部下に高濃度のｐ型領域を形成すると同時に素
子間分離酸化膜全面に不純物を導入する工程とを有する
というものである。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は、本発明の第１の実施例の説明
をするための工程順に配置した半導体チップの断面図で
ある。
をするための工程順に配置した半導体チップの断面図で
ある。
まず選択酸化法を用いてフィールド酸化膜102（素子間
分離酸化膜）を形成し、フィールド酸化膜で区画された
素子形成領域にフィールド酸化膜からソース・ドレイン
領域（106）が１〜２μｍ程度離れた位置に来るように
トランジスタを形成する（同図（ａ））。続いてフィー
ルド酸化膜の表面を除き全て覆われるようにアルミニウ
ム等のイオン注入マスク材（I/Iマスク材108）でパター
ンを形成する。その後全面に極めて高濃度（例えば1015
〜1016個／cm2の注入量）のボロンをイオン注入し、選
択酸化法で形成したフィールド酸化膜102をボロンガラ
ス（BSG）化すると同時にフィールド酸化膜端の傾斜部
（バーズビーク部）の下のｐ型シリコン基板101表面に
は高濃度のp+層110を形成する（同図（ｂ））。このと
き、注入エネルギーを制御することにより、BSG膜109の
部分の厚さがある程度決められる。フィールド酸化膜が
全てBSG膜化するのが望ましいが、そうでなくとも良
い。続いてI/Iマスク材108を除去して同図（ｃ）の構造
を得る。素子分離領域のフィールド酸化膜がBSG化する
と、BSG膜化した領域では放射線被曝時に発生する電子
−正孔対が膜内に多量に存在するトラップに両方とも捕
えられ電気的には中性となるため、BSG膜化した分だけ
電子−正孔対の発生領域が減少したのと等価である。し
たがって前述したように寄生MOS構造のしきい電圧のシ
フトは実効的な酸化膜厚が減るので小さくなる。第５図
は耐放射線性が改善される一例を示したもので、ΔVFB
はMOS構造のフラットバンド電圧のシフト量である。BSG
膜化することにより大幅なΔVFBの減少が見られる。
分離酸化膜）を形成し、フィールド酸化膜で区画された
素子形成領域にフィールド酸化膜からソース・ドレイン
領域（106）が１〜２μｍ程度離れた位置に来るように
トランジスタを形成する（同図（ａ））。続いてフィー
ルド酸化膜の表面を除き全て覆われるようにアルミニウ
ム等のイオン注入マスク材（I/Iマスク材108）でパター
ンを形成する。その後全面に極めて高濃度（例えば1015
〜1016個／cm2の注入量）のボロンをイオン注入し、選
択酸化法で形成したフィールド酸化膜102をボロンガラ
ス（BSG）化すると同時にフィールド酸化膜端の傾斜部
（バーズビーク部）の下のｐ型シリコン基板101表面に
は高濃度のp+層110を形成する（同図（ｂ））。このと
き、注入エネルギーを制御することにより、BSG膜109の
部分の厚さがある程度決められる。フィールド酸化膜が
全てBSG膜化するのが望ましいが、そうでなくとも良
い。続いてI/Iマスク材108を除去して同図（ｃ）の構造
を得る。素子分離領域のフィールド酸化膜がBSG化する
と、BSG膜化した領域では放射線被曝時に発生する電子
−正孔対が膜内に多量に存在するトラップに両方とも捕
えられ電気的には中性となるため、BSG膜化した分だけ
電子−正孔対の発生領域が減少したのと等価である。し
たがって前述したように寄生MOS構造のしきい電圧のシ
フトは実効的な酸化膜厚が減るので小さくなる。第５図
は耐放射線性が改善される一例を示したもので、ΔVFB
はMOS構造のフラットバンド電圧のシフト量である。BSG
膜化することにより大幅なΔVFBの減少が見られる。
フィールド酸化膜がBSG膜化する効果の他に第１図
（ｃ）の構造ではバーズビーク部の下のｐ型シリコン基
板表面には極めて高濃度のp+領域110が形成されその濃
度は1019〜1020cm-3にもなる（素子形成領域側にはほと
んど侵入していないので、n+層106と分離しても集積度
の低下は招かない）。したがって第３図の従来構造にお
いて説明したｐ層よりも放射線被曝後の素子間漏れ電流
防止効果は格段に大きい。
（ｃ）の構造ではバーズビーク部の下のｐ型シリコン基
板表面には極めて高濃度のp+領域110が形成されその濃
度は1019〜1020cm-3にもなる（素子形成領域側にはほと
んど侵入していないので、n+層106と分離しても集積度
の低下は招かない）。したがって第３図の従来構造にお
いて説明したｐ層よりも放射線被曝後の素子間漏れ電流
防止効果は格段に大きい。
第２図（ａ）〜（ｃ）は本発明の第２の実施例の説明を
行うための工程順に配置した半導体チップの断面図であ
る。
行うための工程順に配置した半導体チップの断面図であ
る。
この実施例は本発明を相補型MOS半導体集積回路の製造
に適用したもので、まずｐ型シリコン基板201上にｎウ
ェル211を形成し、さらに選択酸化法を用いてフィール
ド酸化膜202と形成した後、トランジスタのゲート電極2
04−1,2−４−２を形成する。続いてnMOSトランジスタ
のソース・ドレイン領域206を素子分離領域から離して
形成し同図（ａ）の構造を得る。次に前述の実施例と同
様にフィールド酸化膜のBSG膜化を行うが、このときの
イオン注入マスク材208はnMOSトランジスタを形成する
側だけフィールド酸化膜以外の部分を覆うようにする。
続いてボロン等のｐ型不純物のイオン注入を行い、同図
（ｂ）に示したようにフィールド酸化膜のBSG膜化，バ
ーズビーク下の高濃度のp+領域210の形成、およびpMOS
トランジスタのソース・ドレイン領域212の形成を同時
に行う。その後、マスク材を除去して同図（ｃ）の構造
を得る。以後通常の工程を用いて集積回路装置を形成す
れば良い。このようにすると、フィールド酸化膜のBSG
膜化のためのパターニング工程をpMOSトランジスタのソ
ース・ドレイン領域形成のためのパターニング工程と共
用でき従来と同じパターニング回数で耐放射線性に優れ
たCMOS集積回路を形成できる。
に適用したもので、まずｐ型シリコン基板201上にｎウ
ェル211を形成し、さらに選択酸化法を用いてフィール
ド酸化膜202と形成した後、トランジスタのゲート電極2
04−1,2−４−２を形成する。続いてnMOSトランジスタ
のソース・ドレイン領域206を素子分離領域から離して
形成し同図（ａ）の構造を得る。次に前述の実施例と同
様にフィールド酸化膜のBSG膜化を行うが、このときの
イオン注入マスク材208はnMOSトランジスタを形成する
側だけフィールド酸化膜以外の部分を覆うようにする。
続いてボロン等のｐ型不純物のイオン注入を行い、同図
（ｂ）に示したようにフィールド酸化膜のBSG膜化，バ
ーズビーク下の高濃度のp+領域210の形成、およびpMOS
トランジスタのソース・ドレイン領域212の形成を同時
に行う。その後、マスク材を除去して同図（ｃ）の構造
を得る。以後通常の工程を用いて集積回路装置を形成す
れば良い。このようにすると、フィールド酸化膜のBSG
膜化のためのパターニング工程をpMOSトランジスタのソ
ース・ドレイン領域形成のためのパターニング工程と共
用でき従来と同じパターニング回数で耐放射線性に優れ
たCMOS集積回路を形成できる。
なお、上に述べたのはｐ型シリコン基板,nウェルを用い
る相補型MOSデバイスの例であったが、ｐ型シリコン基
板,nウェル,pウェル方式でも同じように適用できること
は明らかである。またエピタキシャル基板や絶縁基板上
に形成する相補型MOSデバイスに対しても同様である。
る相補型MOSデバイスの例であったが、ｐ型シリコン基
板,nウェル,pウェル方式でも同じように適用できること
は明らかである。またエピタキシャル基板や絶縁基板上
に形成する相補型MOSデバイスに対しても同様である。
以上説明したように本発明では予め選択酸化法で形成し
たフィールド酸化膜領域に極めて高濃度のｐ型不純物を
導入することによりフィールド領域の耐放射線性を高め
ると同時に、バーズビーク下の基板表面に高濃度のp+層
を形成し素子分離耐圧を大幅に高め、それらの相乗作用
により放射線被曝後の素子間漏れ電流をほぼ完全に抑制
することができる耐放射線性MIS型半導体装置を製造で
きる効果がある。
たフィールド酸化膜領域に極めて高濃度のｐ型不純物を
導入することによりフィールド領域の耐放射線性を高め
ると同時に、バーズビーク下の基板表面に高濃度のp+層
を形成し素子分離耐圧を大幅に高め、それらの相乗作用
により放射線被曝後の素子間漏れ電流をほぼ完全に抑制
することができる耐放射線性MIS型半導体装置を製造で
きる効果がある。
第１図（ａ）〜（ｃ）は本発明の第１の実施例の説明に
用いる工程順に配置した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例の説明に用いる
工程順に配置した半導体チップの断面図、第３図は従来
の耐放射線性nMOSトランジスタを有す半導体チップの断
面図、第４図（ａ）〜（ｄ）は従来の耐放射線性nMOSト
ランジスタの製造方法を説明するための工程順に配置し
た半導体チップの断面図、第５図は熱酸化膜とBSG膜の
耐放射線特性を示す特性図である。 1,101,201……Ｐ型シリコン基板、2,102,202……フィー
ルド酸化膜、3,103,203……ゲート酸化膜、4,104,204−
1,204−２……n+層、７−1,7−2,108,208……イオン注
入マスク材、109,209……BSG膜、110,210……p+層、211
……ｎウェル。
用いる工程順に配置した半導体チップの断面図、第２図
（ａ）〜（ｃ）は本発明の第２の実施例の説明に用いる
工程順に配置した半導体チップの断面図、第３図は従来
の耐放射線性nMOSトランジスタを有す半導体チップの断
面図、第４図（ａ）〜（ｄ）は従来の耐放射線性nMOSト
ランジスタの製造方法を説明するための工程順に配置し
た半導体チップの断面図、第５図は熱酸化膜とBSG膜の
耐放射線特性を示す特性図である。 1,101,201……Ｐ型シリコン基板、2,102,202……フィー
ルド酸化膜、3,103,203……ゲート酸化膜、4,104,204−
1,204−２……n+層、７−1,7−2,108,208……イオン注
入マスク材、109,209……BSG膜、110,210……p+層、211
……ｎウェル。
Claims (1)
- 【請求項１】半導体基板の表面に素子間分離酸化膜形成
を選択酸化法により行なう工程と、前記素子間分離酸化
膜で区画された素子形成領域のうち表面がｐ型のｎチャ
ネルMISトランジスタ形成領域に前記素子間分離酸化膜
と離間するドレイン・ソース領域の形成を行なったあと
で前記ｎチャネルMISトランジスタ形成領域の全面をイ
オン注入用のマスクで被覆してからｐ型不純物のイオン
注入を行なうことによって前記ｎチャネルMISトランジ
スタ領域形成を区画する素子間分離酸化膜の全面および
バーズビーク部下の前記半導体基板領域にそれぞれ前記
ｐ型不純物を導入して前記バーズビーク部下の前記半導
体基板領域に前記ドレイン・ソース領域と離間する高濃
度のｐ型領域を形成する工程とを有することを特徴とす
る耐放射線性MIS型半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308194A JPH0756893B2 (ja) | 1988-12-05 | 1988-12-05 | 耐放射線性ｍｉｓ型半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308194A JPH0756893B2 (ja) | 1988-12-05 | 1988-12-05 | 耐放射線性ｍｉｓ型半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153571A JPH02153571A (ja) | 1990-06-13 |
| JPH0756893B2 true JPH0756893B2 (ja) | 1995-06-14 |
Family
ID=17978051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308194A Expired - Lifetime JPH0756893B2 (ja) | 1988-12-05 | 1988-12-05 | 耐放射線性ｍｉｓ型半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756893B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148143A (ja) * | 1984-01-13 | 1985-08-05 | Nec Corp | 耐放射線性の強化された半導体装置 |
| JPS61232678A (ja) * | 1985-04-09 | 1986-10-16 | Nec Corp | 半導体集積回路装置の製造方法 |
-
1988
- 1988-12-05 JP JP63308194A patent/JPH0756893B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02153571A (ja) | 1990-06-13 |
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