JPS61232678A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS61232678A JPS61232678A JP60074804A JP7480485A JPS61232678A JP S61232678 A JPS61232678 A JP S61232678A JP 60074804 A JP60074804 A JP 60074804A JP 7480485 A JP7480485 A JP 7480485A JP S61232678 A JPS61232678 A JP S61232678A
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- semiconductor integrated
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- nitride film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の第１１用分野〕
本発明はＭＯＳ型構造の半導体集積回路装置、特に耐放
射線性の向上を図った半導体集積回路装置の製造方法に
関する。
射線性の向上を図った半導体集積回路装置の製造方法に
関する。
近年の高集積ＭＯＳ型半導体集積回路装置では、素子分
離領域としての厚い酸化膜で画成される領域内にゲート
電極全利用したセルファライン法によってソース・ドレ
イン領域全形成している。このため、第２図のように半
導体基板２１に形成されるソース・ドレイン領域２２は
ゲート電極２３と接するのはもとより、素子分離領域２
４とも接する構造となっている。
離領域としての厚い酸化膜で画成される領域内にゲート
電極全利用したセルファライン法によってソース・ドレ
イン領域全形成している。このため、第２図のように半
導体基板２１に形成されるソース・ドレイン領域２２は
ゲート電極２３と接するのはもとより、素子分離領域２
４とも接する構造となっている。
ところで、このような構造のＭＯＳ型トランジスタ、特
にヘチャネルＭＯＳ型トランジスタでは、放射線被曝時
に寄生の索子分離ＭＯＳトランジスタ（素子分離領域全
ゲート絶縁膜とし、これ金挾む−のＭＯＳ型トランジス
タと他のＭＯＳ型トランジスタのソースやドレインをソ
ース・ドレイン領域とするＭ（Ｊ）８トランジスタ〕の
サブスレッシ曹ルドＩノーり電流の急激な増力ｎ’ｆｌ
：生じるため、耐放射線性が要求きれる用途には適当で
ない。
にヘチャネルＭＯＳ型トランジスタでは、放射線被曝時
に寄生の索子分離ＭＯＳトランジスタ（素子分離領域全
ゲート絶縁膜とし、これ金挾む−のＭＯＳ型トランジス
タと他のＭＯＳ型トランジスタのソースやドレインをソ
ース・ドレイン領域とするＭ（Ｊ）８トランジスタ〕の
サブスレッシ曹ルドＩノーり電流の急激な増力ｎ’ｆｌ
：生じるため、耐放射線性が要求きれる用途には適当で
ない。
本発明者の検討によれば、前述のり−ク電流が増加する
原因が放射線被曝中に酸化膜中に蓄積する正電荷と、酸
化膜−シリコン境界の界面準位の増加であジ、これらは
酸化膜厚が厚い程多くなる。
原因が放射線被曝中に酸化膜中に蓄積する正電荷と、酸
化膜−シリコン境界の界面準位の増加であジ、これらは
酸化膜厚が厚い程多くなる。
このため、耐放射線性を得るためには、ＭＯＳ型トラン
ジスタの場合ソース・ドレイン領域全素子分離用の厚い
酸化膜領域から離した万が寄生リークの影響を防止する
上で有効である。
ジスタの場合ソース・ドレイン領域全素子分離用の厚い
酸化膜領域から離した万が寄生リークの影響を防止する
上で有効である。
このようなことから、第３図に示す構造が提案されるに
到っている。図はＮチャネルＭＯＳ型トランジスタの例
であジ、ゲート電極２３と共ＶＣＭ０８型トランジスタ
全構成するＮ型ソース・ドレイン領域２２の周囲でかつ
厚い酸化膜からなる素子分離領域２４の内側位置に、１
０１７〜１０”ａｎ”程度の高＃度のＰ型反転防止層２
５全形成した構成となっている。
到っている。図はＮチャネルＭＯＳ型トランジスタの例
であジ、ゲート電極２３と共ＶＣＭ０８型トランジスタ
全構成するＮ型ソース・ドレイン領域２２の周囲でかつ
厚い酸化膜からなる素子分離領域２４の内側位置に、１
０１７〜１０”ａｎ”程度の高＃度のＰ型反転防止層２
５全形成した構成となっている。
そして、この構造ではソース・ドレイン領域２２の形成
に際して前述のようなセルファライン法全利用すること
かで＠ないため、その製造方法には例えば第４１９（Ａ
）、（Ｂ）に示す方法が採用される３、即ち、同図（Ａ
）のように、シリコン基板２１に素子分離領域２４を常
法の選択酸化法によって形成した後、図外のマスク全相
いた選択イオン注入法によってＰ型反転防止層２５を形
成する。そして、ゲート酸化膜２６およびゲート電極２
３等全形成した上で、全面にシリコン窒化膜等のマスク
材層２７ケ形成し、かつその上にフォトレジスト層路を
形成してこれ全バターニングする。しかる上で、このフ
ォトレジスト層２８をマスクにしてマスク拐層２７を図
示のようにエツチングし、その上で同図０３）のように
７オトレジスト層２８全除去し。
に際して前述のようなセルファライン法全利用すること
かで＠ないため、その製造方法には例えば第４１９（Ａ
）、（Ｂ）に示す方法が採用される３、即ち、同図（Ａ
）のように、シリコン基板２１に素子分離領域２４を常
法の選択酸化法によって形成した後、図外のマスク全相
いた選択イオン注入法によってＰ型反転防止層２５を形
成する。そして、ゲート酸化膜２６およびゲート電極２
３等全形成した上で、全面にシリコン窒化膜等のマスク
材層２７ケ形成し、かつその上にフォトレジスト層路を
形成してこれ全バターニングする。しかる上で、このフ
ォトレジスト層２８をマスクにしてマスク拐層２７を図
示のようにエツチングし、その上で同図０３）のように
７オトレジスト層２８全除去し。
へ型不純物全イオン注入してソース・ドレイン領域２２
を形成している。
を形成している。
なお、マスク材層２７に使用する理由は、通常高注入量
のイオン注入に対しては剥離性、出ガス等の問題から７
オトレジストをそのままマスクに利用できないためでる
る〇 〔発明が解決しようとする問題点〕 前述した従来の製造方法では、ソース・ドレイン領域２
２の寸法精度はマスク材層２７のエツチング精度によっ
て決定されるが、マスク材層２７のエツチングにはウェ
ットエツチング法を利用しているために、マスク材層の
厚さのバラツキやエツチングのバラツキによってマスク
材層２７のパターン寸法精度を２〜３μｍ以下に抑える
ことにかなり難かしい。
のイオン注入に対しては剥離性、出ガス等の問題から７
オトレジストをそのままマスクに利用できないためでる
る〇 〔発明が解決しようとする問題点〕 前述した従来の製造方法では、ソース・ドレイン領域２
２の寸法精度はマスク材層２７のエツチング精度によっ
て決定されるが、マスク材層２７のエツチングにはウェ
ットエツチング法を利用しているために、マスク材層の
厚さのバラツキやエツチングのバラツキによってマスク
材層２７のパターン寸法精度を２〜３μｍ以下に抑える
ことにかなり難かしい。
このため、従来方法では寸法精度のバラツキを予め見込
んでソース・ドレイン領域２２の重ね合せ精＃（第４図
（Ｂ）のＡ）やソース・ドレイン領域２２の大きさく同
図（１３）のＢ）全かなり大きく取る必要があり、半導
体集積回路装置の高集積化の障害になっている。
んでソース・ドレイン領域２２の重ね合せ精＃（第４図
（Ｂ）のＡ）やソース・ドレイン領域２２の大きさく同
図（１３）のＢ）全かなり大きく取る必要があり、半導
体集積回路装置の高集積化の障害になっている。
本発明の半導体集積回路装置の製造方法は、素子分離領
域の形成後にマスクを用いた選択イオン注入法によって
前記素子分離領域の内側に沿って反転防止層全形成する
工程と、前記素子分離領域で画成された素子領域にゲー
ト電極全形成するニー５＝ 程と、前記反転防止層を覆う一方でこれ以外の素子領域
を開口する窒化膜を、そのｍ上に設けたマスク全利用し
た異方性エツチング法によりノくターン形成する工程と
、この窒化膜および前記ゲート電極ヲマスクとしたセル
ファラインによりイオン注入を行なってソース・ドレイ
ン領域全形成する工程とを含んで構成される。
域の形成後にマスクを用いた選択イオン注入法によって
前記素子分離領域の内側に沿って反転防止層全形成する
工程と、前記素子分離領域で画成された素子領域にゲー
ト電極全形成するニー５＝ 程と、前記反転防止層を覆う一方でこれ以外の素子領域
を開口する窒化膜を、そのｍ上に設けたマスク全利用し
た異方性エツチング法によりノくターン形成する工程と
、この窒化膜および前記ゲート電極ヲマスクとしたセル
ファラインによりイオン注入を行なってソース・ドレイ
ン領域全形成する工程とを含んで構成される。
次に、本発明について図面全参照して説明する。
第１図（５）〜＠）は本発明をＰ型シリコン基板上にＮ
チャネルＭ ＯＳ型トランジスタを形成する場合に適用
した実施例をその工程順に示す図である。
チャネルＭ ＯＳ型トランジスタを形成する場合に適用
した実施例をその工程順に示す図である。
先ず、第１図（Ａ）のように、Ｐ型シリコン基板１に選
択酸化法（ＬＯＣＯ８法）音用いてフィールド酸化膜２
を形成し、かつこのフィールド酸化膜２で画成される素
子領域には４００八程度の厚さのゲート酸化膜３を形成
する。そＥ、２て、全面に形成したフォトレジスト層４
′ｆｒ、フォトリングラフィ技術によってバターニング
し、前記フィールド酸化膜２の内側縁に沿う部分全開口
したマスク金形成する。
択酸化法（ＬＯＣＯ８法）音用いてフィールド酸化膜２
を形成し、かつこのフィールド酸化膜２で画成される素
子領域には４００八程度の厚さのゲート酸化膜３を形成
する。そＥ、２て、全面に形成したフォトレジスト層４
′ｆｒ、フォトリングラフィ技術によってバターニング
し、前記フィールド酸化膜２の内側縁に沿う部分全開口
したマスク金形成する。
その上で、ボロン等のＰ型不純物全シリコン基板１に導
入し、フィールド酸化膜２の内側縁に沿って反転防止層
５を形成する。なお、この反転防止層５は表面濃度が川
１７〜１０１８０１１３程度になるようにイオン注入全
行なｆ）。
入し、フィールド酸化膜２の内側縁に沿って反転防止層
５を形成する。なお、この反転防止層５は表面濃度が川
１７〜１０１８０１１３程度になるようにイオン注入全
行なｆ）。
次いで、前記フォトレジスト膜４を除去した後、全面に
多結晶シリコン等のゲート電極材’に５００ＯＡ程度の
厚さに形成し、フォトリングラフィ技術によるエツチン
グを行なって同図■）のように所要パターン形状のゲー
ト電極６を形成する。
多結晶シリコン等のゲート電極材’に５００ＯＡ程度の
厚さに形成し、フォトリングラフィ技術によるエツチン
グを行なって同図■）のように所要パターン形状のゲー
ト電極６を形成する。
続いて同図＜Ｃ）のように、５００Ａ程度の熱酸化膜７
全形成した後、全面にｔ ０００ Ａ程度のシリコン窒
化膜８を形成し、更にその上に７メトレジスト層９全再
び形成する。そして、前述のい）の工程におけるフォト
レジスト層９の開口内縁、つまり反転防止層５の内側縁
に沿うパターン形状のフォトマスク（図示せず）を用い
たフォトリソグラフィ技術によって７オトレジスト層９
全バターニングする。その上で、このフォトレジスト層
９全マスクにしてシリコン窒化膜８を異方性エツチング
によシバターニングする。このとき、異方性エツチング
を用いていることと、シリコン窒化膜８の膜厚が１００
ＯＡ程度と薄いことの２つの理由から、シリコン窒化膜
８のパターン形状はフォトレジスト層９のパターン形状
と殆んど一致し、寸法精度に極めて高いものを得ること
ができる。
全形成した後、全面にｔ ０００ Ａ程度のシリコン窒
化膜８を形成し、更にその上に７メトレジスト層９全再
び形成する。そして、前述のい）の工程におけるフォト
レジスト層９の開口内縁、つまり反転防止層５の内側縁
に沿うパターン形状のフォトマスク（図示せず）を用い
たフォトリソグラフィ技術によって７オトレジスト層９
全バターニングする。その上で、このフォトレジスト層
９全マスクにしてシリコン窒化膜８を異方性エツチング
によシバターニングする。このとき、異方性エツチング
を用いていることと、シリコン窒化膜８の膜厚が１００
ＯＡ程度と薄いことの２つの理由から、シリコン窒化膜
８のパターン形状はフォトレジスト層９のパターン形状
と殆んど一致し、寸法精度に極めて高いものを得ること
ができる。
次いで、同図（Ｉｌｌのように、フォトレジスト層９全
剥離した後に−Ｈ前記酸化膜７ヶウェットエッチングで
除去し、かつシリコン窒化膜８ケマスクとして利用して
再酸化全行ない、２００Ａ程度のシリコン酸化膜１０に
形成する。その後、ヒ累等のへ型不純物を７Ｑｋｅｖ、
１０ ａｎ２ 程度のドーズ１゛で注入し、ゲート電極
６とシリコン窒化膜８葡利用したセルファライン的手法
によってへ型のソース・ドレイン領域１１を形成する。
剥離した後に−Ｈ前記酸化膜７ヶウェットエッチングで
除去し、かつシリコン窒化膜８ケマスクとして利用して
再酸化全行ない、２００Ａ程度のシリコン酸化膜１０に
形成する。その後、ヒ累等のへ型不純物を７Ｑｋｅｖ、
１０ ａｎ２ 程度のドーズ１゛で注入し、ゲート電極
６とシリコン窒化膜８葡利用したセルファライン的手法
によってへ型のソース・ドレイン領域１１を形成する。
以下、シリコン窒化膜８を除去し、層間絶縁膜１２、ソ
ース・ドレイン電極１３、保護膜１４を形成することに
より、同図（Ｅ）のように耐放射線の高いヘチャネルＭ
ＣＩ型トランジスタケ完成できる。
ース・ドレイン電極１３、保護膜１４を形成することに
より、同図（Ｅ）のように耐放射線の高いヘチャネルＭ
ＣＩ型トランジスタケ完成できる。
したがって、この方法によれは、ソース・ドレイン領域
１１を形成する際にマスクとして使用するシリコン窒化
膜８のバターニングを、フォトレジスト層９をマスクと
した異方性エツチングにより行なっているため、高い寸
法精度で形成することができる。したがって、第１図０
に示すソース・ドレイン領域１１の重ね合せ精度Ａｌや
ソース・ドレイン領域１１の大きさＢｔｋ小さくでき、
索子の微細化を図って半導体集積回路装置の高集積化を
達成することができる。
１１を形成する際にマスクとして使用するシリコン窒化
膜８のバターニングを、フォトレジスト層９をマスクと
した異方性エツチングにより行なっているため、高い寸
法精度で形成することができる。したがって、第１図０
に示すソース・ドレイン領域１１の重ね合せ精度Ａｌや
ソース・ドレイン領域１１の大きさＢｔｋ小さくでき、
索子の微細化を図って半導体集積回路装置の高集積化を
達成することができる。
なお、反転防止層５によりＭＯＳ型トランジスタの耐放
射線性が向上できることは言うまでもない。
射線性が向上できることは言うまでもない。
以上の説明はへチャネルＭＯＳ型トランジスタ形成工程
のみについて述べたものであり、他の工程との組合せは
任意である。例えば、相補型の耐放線性ＭＯＳ型半導体
集積回路装置を製造する場合、ＰチャネルＭＯＳ型トラ
ンジスタのソース・ドレイン領域の形成は前述の方法を
用いる必要はなく、通常のマスク材を用いた従来方法で
行なうことができる。
のみについて述べたものであり、他の工程との組合せは
任意である。例えば、相補型の耐放線性ＭＯＳ型半導体
集積回路装置を製造する場合、ＰチャネルＭＯＳ型トラ
ンジスタのソース・ドレイン領域の形成は前述の方法を
用いる必要はなく、通常のマスク材を用いた従来方法で
行なうことができる。
また、前記笑施例においてはシリコン酸化膜７を一旦取
除いて再酸化全行なっているが、この工程は省略しても
よい。
除いて再酸化全行なっているが、この工程は省略しても
よい。
以上説明したように本発明は、索子分離領域の内側に沿
って反転防止層全形成した後に、これを轡って素子細板
を開口する窒化膜？その直上に設けたマスク會利用した
異方性エツチング法によってパターン形成しているので
、この窒イヒ膜の寸法Ｎ度を向上し、この窒化膜をマス
クとして形成するソース・ドレイン領域音高精度なもの
にできるので、耐放射線性の優れた半導体集積回路装置
を高集積に形成することができる。
って反転防止層全形成した後に、これを轡って素子細板
を開口する窒化膜？その直上に設けたマスク會利用した
異方性エツチング法によってパターン形成しているので
、この窒イヒ膜の寸法Ｎ度を向上し、この窒化膜をマス
クとして形成するソース・ドレイン領域音高精度なもの
にできるので、耐放射線性の優れた半導体集積回路装置
を高集積に形成することができる。
第１図（５）〜（ハ）は本発明方法の一実施例全説明す
るための工程断面図、第２図は従来のＭ ＯＳ型トラン
ジスタの断面図、第３図は従来の改良されたＭＯＳ型ト
ランジスタの断面図、第４図（５）、σ３）は従来の製
造方法全説明するための工程断面図である。 １・・・シリコン基板、２・・フィールド酸化膜（素子
分離領域）、３・・・ゲート酸化膜、４・・・フォトレ
ジスト膜、５・・・反転防止層、６・・・グー）！極、
８・・・シリコン窒化膜（マスク材）、９・・・フォト
レジスト層、１１・・・ソース・ドレイン領域、１２・
・・層間絶縁膜、１３・・・ソース・ドレイン電極、１
４・・・保獲膜。 ｚｌ−−− 一、１１・せ↓≦ Ｚター−− ンリＪノ墨不仄 ソース・トレイシ々莫五に ゲ二ト囁ｙ極 プビルド酸イ陳 及−転１大−正眉 ７スゲ廿
るための工程断面図、第２図は従来のＭ ＯＳ型トラン
ジスタの断面図、第３図は従来の改良されたＭＯＳ型ト
ランジスタの断面図、第４図（５）、σ３）は従来の製
造方法全説明するための工程断面図である。 １・・・シリコン基板、２・・フィールド酸化膜（素子
分離領域）、３・・・ゲート酸化膜、４・・・フォトレ
ジスト膜、５・・・反転防止層、６・・・グー）！極、
８・・・シリコン窒化膜（マスク材）、９・・・フォト
レジスト層、１１・・・ソース・ドレイン領域、１２・
・・層間絶縁膜、１３・・・ソース・ドレイン電極、１
４・・・保獲膜。 ｚｌ−−− 一、１１・せ↓≦ Ｚター−− ンリＪノ墨不仄 ソース・トレイシ々莫五に ゲ二ト囁ｙ極 プビルド酸イ陳 及−転１大−正眉 ７スゲ廿
Claims (1)
- １、素子としてＮチャネルＭＯＳ型トランジスタを有す
る半導体集積回路装置の製造方法において、素子領域を
画成する素子分離領域の内側に沿って反転防止層を形成
する工程と、前記素子領域にゲート電極を形成する工程
と、前記反転防止層を覆う一方でその余の素子領域を開
口する窒化膜を、その直上に設けたマスクを利用した異
方性エッチング法によってパターン形成する工程と、こ
の窒化膜および前記ゲート電極をマスクとしたセルフア
ラインによりイオン注入を行なってソース・ドレイン領
域を形成する工程とを備えることを特徴とする半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074804A JPS61232678A (ja) | 1985-04-09 | 1985-04-09 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074804A JPS61232678A (ja) | 1985-04-09 | 1985-04-09 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232678A true JPS61232678A (ja) | 1986-10-16 |
| JPH0422345B2 JPH0422345B2 (ja) | 1992-04-16 |
Family
ID=13557859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074804A Granted JPS61232678A (ja) | 1985-04-09 | 1985-04-09 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61232678A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228174A (ja) * | 1988-03-08 | 1989-09-12 | Nec Corp | 半導体装置 |
| JPH02153571A (ja) * | 1988-12-05 | 1990-06-13 | Nec Corp | 耐放射線性ｍｉｓ型半導体集積回路の製造方法 |
| JPH02309665A (ja) * | 1989-05-25 | 1990-12-25 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
-
1985
- 1985-04-09 JP JP60074804A patent/JPS61232678A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228174A (ja) * | 1988-03-08 | 1989-09-12 | Nec Corp | 半導体装置 |
| JPH02153571A (ja) * | 1988-12-05 | 1990-06-13 | Nec Corp | 耐放射線性ｍｉｓ型半導体集積回路の製造方法 |
| JPH02309665A (ja) * | 1989-05-25 | 1990-12-25 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0422345B2 (ja) | 1992-04-16 |
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