JPH0758700B2 - 熱処理法 - Google Patents
熱処理法Info
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- JPH0758700B2 JPH0758700B2 JP62158106A JP15810687A JPH0758700B2 JP H0758700 B2 JPH0758700 B2 JP H0758700B2 JP 62158106 A JP62158106 A JP 62158106A JP 15810687 A JP15810687 A JP 15810687A JP H0758700 B2 JPH0758700 B2 JP H0758700B2
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Landscapes
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体基板の熱処理方法、とくにIII-V族半
導体の熱処理法に関する。
導体の熱処理法に関する。
（従来の技術） 一般に、半導体デバイスの作成においては高温熱処理が
必須の工程である。特に、イオン注入を使う製造プロセ
スでは、注入イオンの活性化のために高温のアニールが
必要である。III-V族半導体を用いる代表的なデバイス
であるGaAsMESFETでは、チャネル層やソース・ドレイン
に注入されたSiイオンの活性化のために、通常800℃で
数十分のアニールが必要である。この様な条件のアニー
ルを行うと、蒸気圧の高い砒素は基板表面から蒸発し、
基板中の砒素濃度は減少し、極端な場合には基板表面に
細かい穴が多数発生する。そこで、砒素の蒸発を防ぐた
めに通常キャップ膜と称する砒素蒸発防止膜を付着して
アニールを行う。この膜は砒素の拡散の極端に遅いシリ
コン酸化膜やシリコン窒化膜が用いられる。
必須の工程である。特に、イオン注入を使う製造プロセ
スでは、注入イオンの活性化のために高温のアニールが
必要である。III-V族半導体を用いる代表的なデバイス
であるGaAsMESFETでは、チャネル層やソース・ドレイン
に注入されたSiイオンの活性化のために、通常800℃で
数十分のアニールが必要である。この様な条件のアニー
ルを行うと、蒸気圧の高い砒素は基板表面から蒸発し、
基板中の砒素濃度は減少し、極端な場合には基板表面に
細かい穴が多数発生する。そこで、砒素の蒸発を防ぐた
めに通常キャップ膜と称する砒素蒸発防止膜を付着して
アニールを行う。この膜は砒素の拡散の極端に遅いシリ
コン酸化膜やシリコン窒化膜が用いられる。
（従来技術の問題点） ところが、このような膜でも、基板半導体表面に成長し
た時点で、表面の一層分の砒素を化学的に取り込み、結
果としてこれに相当する量の砒素が半導体から抜け出し
たと同等のことが起こりうる。実際、窒化膜をキャップ
膜としたアニールを行い、ｎチャネルFETを作成する
と、そのFETに隣接するｎ層の負電圧による伝導度変
調、いわゆるサイドゲート効果、が顕著になることが観
測される。これは、主にEL2と呼ばれる深い準位の減少
で説明される。この準位は過剰な砒素により形成される
といわれており、これらの事実から窒化膜をキャップ膜
として用いても砒素の減少か起きていることが推定され
る。サイドゲート効果を起こすのに必要な深い準位の濃
度は単位面積当たり1013/cm2程度で充分であるのに対
し、一層の砒素層の砒素濃度は1014/cm2程度であること
から、キャップ膜の付着のみで1014/cm2の砒素の減少は
充分考えられる。
た時点で、表面の一層分の砒素を化学的に取り込み、結
果としてこれに相当する量の砒素が半導体から抜け出し
たと同等のことが起こりうる。実際、窒化膜をキャップ
膜としたアニールを行い、ｎチャネルFETを作成する
と、そのFETに隣接するｎ層の負電圧による伝導度変
調、いわゆるサイドゲート効果、が顕著になることが観
測される。これは、主にEL2と呼ばれる深い準位の減少
で説明される。この準位は過剰な砒素により形成される
といわれており、これらの事実から窒化膜をキャップ膜
として用いても砒素の減少か起きていることが推定され
る。サイドゲート効果を起こすのに必要な深い準位の濃
度は単位面積当たり1013/cm2程度で充分であるのに対
し、一層の砒素層の砒素濃度は1014/cm2程度であること
から、キャップ膜の付着のみで1014/cm2の砒素の減少は
充分考えられる。
（発明の目的） 本発明は、従来技術の欠点を除去し、半導体基板内部の
Ｖ族元素の減少を起さないようなIII-V族化合物半導体
基板の熱処理法を提供することを目的とする。
Ｖ族元素の減少を起さないようなIII-V族化合物半導体
基板の熱処理法を提供することを目的とする。
（発明の構成） 本発明は、III-V族化合物半導体基板の表面を基板半導
体を構成するＶ族元素に対する拡散防止膜で覆い、かつ
当該拡散防止膜を通して半導体中にＶ族のイオンを1013
cm-2以上注入した後に熱処理をすることにより構成され
る。
体を構成するＶ族元素に対する拡散防止膜で覆い、かつ
当該拡散防止膜を通して半導体中にＶ族のイオンを1013
cm-2以上注入した後に熱処理をすることにより構成され
る。
（発明の作用） キャップ膜を用いても砒素の減少はキャップ膜の成長時
点ですでにおこる。しかし、この時点では砒素の減少は
表面の一層のみで基板中では何も起きていない。この時
点でキャップ膜を除去するとキャップ膜中に取り込まれ
たと同量のガリウムが表面に残るが、半導体表面の化学
的安定性からこのガリウムも同時に除去されるため、Ga
とAsの各一層が減少するだけである。つまり、砒素の減
少が表面に留まっていれば、キャップ膜が除去されると
きに同量のガリウムも除去されるためデバイス特性への
影響はないと考えられる。ところが、一層分の砒素の減
少が半導体内部に拡散すると、この影響は後まで残る。
半導体中での砒素の減少は深い準位の導入や減少を起こ
すためにデバイス特性へも顕著な影響を与える。
点ですでにおこる。しかし、この時点では砒素の減少は
表面の一層のみで基板中では何も起きていない。この時
点でキャップ膜を除去するとキャップ膜中に取り込まれ
たと同量のガリウムが表面に残るが、半導体表面の化学
的安定性からこのガリウムも同時に除去されるため、Ga
とAsの各一層が減少するだけである。つまり、砒素の減
少が表面に留まっていれば、キャップ膜が除去されると
きに同量のガリウムも除去されるためデバイス特性への
影響はないと考えられる。ところが、一層分の砒素の減
少が半導体内部に拡散すると、この影響は後まで残る。
半導体中での砒素の減少は深い準位の導入や減少を起こ
すためにデバイス特性へも顕著な影響を与える。
このように、GaAsのアニールではキャップ膜をつけただ
けで砒素の減少がおこる。そこで、第１図に示すよう
に、キャップ膜２を形成した後、界面での砒素の減少を
補うだけの充分な量の砒素をあらかじめ半導体中に加え
てアニールを行えば基板内部での砒素の減少は起こらな
いことが期待される。
けで砒素の減少がおこる。そこで、第１図に示すよう
に、キャップ膜２を形成した後、界面での砒素の減少を
補うだけの充分な量の砒素をあらかじめ半導体中に加え
てアニールを行えば基板内部での砒素の減少は起こらな
いことが期待される。
（実施例） 以下、実験結果に基づいて本発明の詳細を説明する。
第１図は、本発明の熱処理を説明する断面模式図であ
る。本発明は、通常の半導体フロセスにより、ソース・
ドレイン領域をイオン注入により形成した後、活性化の
ための熱処理を行う工程で用いる。以下第１表を参照し
なから説明する。第１表に実験に用いた基板の表面構造
とアニール条件を示した。
る。本発明は、通常の半導体フロセスにより、ソース・
ドレイン領域をイオン注入により形成した後、活性化の
ための熱処理を行う工程で用いる。以下第１表を参照し
なから説明する。第１表に実験に用いた基板の表面構造
とアニール条件を示した。
（イ）は従来法でキャップ膜としてSi3N4を400Å形成し
た後は、H2雰囲気で800℃、20分アニールした場合、
（ロ）はSi3N4のキャップ膜を400Å形成後注入エネルギ
ー40KeV、ドーズ量２×1013/cm2で砒素の注入を行な
い、その後H2雰囲気で800℃、20分アニールした場合
で、イオン注入時に砒素は99.9％が窒化膜中に入り、半
導体中には殆ど入らない。（ハ）は本発明の一実施例
で、GaAs基板１上にSi3N4のキャップ膜２を400Å形成後
注入エネルギー110KeV、ドーズ量２×1013/cm2で砒素の
注入４を行ない、その後H2雰囲気で800℃、20分アニー
ルした場合で、図中３は砒素イオン注入による砒素過剰
領域である。この場合、イオン注入時に砒素は50％が半
導体中に入る。Si3N4のキャップ膜は、例えばCVD法で形
成できる。形成膜厚及び砒素イオン注入エネルギーは、
砒素の減少分を補う量が半導体中に注入できるよう調節
することができる。（ニ）はキャップ膜を用いず、H2に
アルシンを0.1％加え雰囲気で800℃、20分アニールをし
たもので、通常砒素の蒸発のないといわれる条件であ
る。（ホ）は注入エネルギー110KeV、ドーズ量２×1013
/cm2で砒素の注入を行ない、その後Si3N4のキャップ膜
を400Å形成、H2雰囲気で800℃、20分アニールした場合
である。これは、キャップ膜形成とイオン注入の順序を
変えて行った場合である。
た後は、H2雰囲気で800℃、20分アニールした場合、
（ロ）はSi3N4のキャップ膜を400Å形成後注入エネルギ
ー40KeV、ドーズ量２×1013/cm2で砒素の注入を行な
い、その後H2雰囲気で800℃、20分アニールした場合
で、イオン注入時に砒素は99.9％が窒化膜中に入り、半
導体中には殆ど入らない。（ハ）は本発明の一実施例
で、GaAs基板１上にSi3N4のキャップ膜２を400Å形成後
注入エネルギー110KeV、ドーズ量２×1013/cm2で砒素の
注入４を行ない、その後H2雰囲気で800℃、20分アニー
ルした場合で、図中３は砒素イオン注入による砒素過剰
領域である。この場合、イオン注入時に砒素は50％が半
導体中に入る。Si3N4のキャップ膜は、例えばCVD法で形
成できる。形成膜厚及び砒素イオン注入エネルギーは、
砒素の減少分を補う量が半導体中に注入できるよう調節
することができる。（ニ）はキャップ膜を用いず、H2に
アルシンを0.1％加え雰囲気で800℃、20分アニールをし
たもので、通常砒素の蒸発のないといわれる条件であ
る。（ホ）は注入エネルギー110KeV、ドーズ量２×1013
/cm2で砒素の注入を行ない、その後Si3N4のキャップ膜
を400Å形成、H2雰囲気で800℃、20分アニールした場合
である。これは、キャップ膜形成とイオン注入の順序を
変えて行った場合である。
これらのアニール条件で作ったMESFETを測定したとこ
ろ、（ハ）のみがサイドゲート効果を示さなかった。サ
イドゲート効果は基板の特性にも強く依存するといわれ
ているが、本実験結果から、本発明によるアニール方法
による砒素の蒸発防止効果は明らかである。（ハ）と同
様の実験を砒素の注入量を変えて行ったが、１×1013/c
m2〜１×1015/cm2の範囲で、ｎ層間のリーク電流に差が
あるもののサイドゲート効果は起こらなかった。
ろ、（ハ）のみがサイドゲート効果を示さなかった。サ
イドゲート効果は基板の特性にも強く依存するといわれ
ているが、本実験結果から、本発明によるアニール方法
による砒素の蒸発防止効果は明らかである。（ハ）と同
様の実験を砒素の注入量を変えて行ったが、１×1013/c
m2〜１×1015/cm2の範囲で、ｎ層間のリーク電流に差が
あるもののサイドゲート効果は起こらなかった。
III-V族半導体のInPやGaPなども通常同様な性質を持つ
ことから、本方法はこれらすべてのIII-V族半導体のア
ニールにも有効である。また、HEMTなどのヘテロエピタ
キシャル成長した基板にも有効であることは、本発明の
原理から明かである。
ことから、本方法はこれらすべてのIII-V族半導体のア
ニールにも有効である。また、HEMTなどのヘテロエピタ
キシャル成長した基板にも有効であることは、本発明の
原理から明かである。
（発明の効果） 本発明により、III-V族半導体の高温アニールにおい
て、Ｖ族イオンの抜けを防止し、MESFETにおけるサイド
ゲート効果などの悪影響を抑制することができる。とく
に、サイドゲート効果は、InドープGaAsやノンドープGa
As基板など、デバイス特性、とくに均一性に優れた基板
で顕著であり、本発明はこれら基板を用いる必要のある
GaAsLSIの実現にとって非常に有効である。また、砒素
蒸気圧印加アニールなどと異なり、アルシンなどの有毒
なガスを使わないので工業的に安全である。
て、Ｖ族イオンの抜けを防止し、MESFETにおけるサイド
ゲート効果などの悪影響を抑制することができる。とく
に、サイドゲート効果は、InドープGaAsやノンドープGa
As基板など、デバイス特性、とくに均一性に優れた基板
で顕著であり、本発明はこれら基板を用いる必要のある
GaAsLSIの実現にとって非常に有効である。また、砒素
蒸気圧印加アニールなどと異なり、アルシンなどの有毒
なガスを使わないので工業的に安全である。
第１図は本発明によるアニールに用いる基板の断面模式
図で、１はGaAs基板、２はシリコン窒化膜、３は砒素イ
オン注入による砒素過剰領域、４は砒素イオン注入ビー
ムである。
図で、１はGaAs基板、２はシリコン窒化膜、３は砒素イ
オン注入による砒素過剰領域、４は砒素イオン注入ビー
ムである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野崎 忠敏 東京都港区芝５丁目33番１号 日本電気株 式会社内 (56)参考文献 特開 昭61−144822（ＪＰ，Ａ)
Claims (1)
- 【請求項１】III−Ｖ族化合物半導体基板の表面を、基
板半導体を構成するＶ族元素に対する拡散防止膜で覆
い、かつ当該拡散防止膜を通して半導体中にＶ族のイオ
ンを1013cm-2以上注入した後に熱処理をすることを特徴
とする熱処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158106A JPH0758700B2 (ja) | 1987-06-24 | 1987-06-24 | 熱処理法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158106A JPH0758700B2 (ja) | 1987-06-24 | 1987-06-24 | 熱処理法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH012319A JPH012319A (ja) | 1989-01-06 |
| JPS642319A JPS642319A (en) | 1989-01-06 |
| JPH0758700B2 true JPH0758700B2 (ja) | 1995-06-21 |
Family
ID=15664433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62158106A Expired - Lifetime JPH0758700B2 (ja) | 1987-06-24 | 1987-06-24 | 熱処理法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758700B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144822A (ja) * | 1984-12-19 | 1986-07-02 | Sharp Corp | ＧａＡｓ導電層の形成方法 |
-
1987
- 1987-06-24 JP JP62158106A patent/JPH0758700B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS642319A (en) | 1989-01-06 |
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