JPH012319A - 熱処理法 - Google Patents
熱処理法Info
- Publication number
- JPH012319A JPH012319A JP62-158106A JP15810687A JPH012319A JP H012319 A JPH012319 A JP H012319A JP 15810687 A JP15810687 A JP 15810687A JP H012319 A JPH012319 A JP H012319A
- Authority
- JP
- Japan
- Prior art keywords
- arsenic
- annealing
- semiconductor
- heat treatment
- substrate
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体基板の熱処理方法、とくにＩＩＩ ＋
Ｖ族半導体の熱処理法に関する。
Ｖ族半導体の熱処理法に関する。
（従来の技術）
一般に、半導体デバイスの作成においては高温熱処理が
必須の工程である。特に、イオン注入を使う製造プロセ
スでは、注入イオンの活性化のために高温のアニールが
必要である。ＩＩＩ−Ｖ族生導体を用いる代表的なデバ
イスであるＧａＡｓ ＭＥＳＦＥＴでは、チャネル層や
ソース・ドレインに注入されたＳｉイオンの活性化のた
めに、通常８００°Ｃで数十分のアニールが必要である
。この様な条件のアニールを行うと、蒸気圧の高い砒素
は基板表面から蒸発し、基板中の砒素濃度は減少し、極
端な場合には基板表面に細かい穴が多数発生する。そこ
で、砒素の蒸発を防ぐために通常キャップ膜と称する砒
素蒸発防止膜を付着してアニールを行う。この膜は砒素
の拡散の極端に遅いシリコン酸化膜やシリコン窒化膜が
用いられる。
必須の工程である。特に、イオン注入を使う製造プロセ
スでは、注入イオンの活性化のために高温のアニールが
必要である。ＩＩＩ−Ｖ族生導体を用いる代表的なデバ
イスであるＧａＡｓ ＭＥＳＦＥＴでは、チャネル層や
ソース・ドレインに注入されたＳｉイオンの活性化のた
めに、通常８００°Ｃで数十分のアニールが必要である
。この様な条件のアニールを行うと、蒸気圧の高い砒素
は基板表面から蒸発し、基板中の砒素濃度は減少し、極
端な場合には基板表面に細かい穴が多数発生する。そこ
で、砒素の蒸発を防ぐために通常キャップ膜と称する砒
素蒸発防止膜を付着してアニールを行う。この膜は砒素
の拡散の極端に遅いシリコン酸化膜やシリコン窒化膜が
用いられる。
（従来技術の問題点）
ところが、このような膜でも、基板半導体表面に成長し
た時点で、表面の一層分の砒素を化学的に取り込み、結
果としてこれに相当する量の砒素が半導体から抜は出し
たと同等のことが起こりうる。
た時点で、表面の一層分の砒素を化学的に取り込み、結
果としてこれに相当する量の砒素が半導体から抜は出し
たと同等のことが起こりうる。
実際、窒化膜をキャップ膜としたアニールを行い、ｎチ
ャネルＦＥＴを作成すると、そのＦＥＴに隣接するｎ層
の負電圧による伝導度変調、いはゆるサイドゲート効果
、が顕著になることが観測される。
ャネルＦＥＴを作成すると、そのＦＥＴに隣接するｎ層
の負電圧による伝導度変調、いはゆるサイドゲート効果
、が顕著になることが観測される。
これは、主にＥＬ２と呼ばれる深い準位が減少で説明さ
れる。この準位は過剰な砒素により形成されるといわれ
ており、これらの事実から窒化膜をキャップ膜として用
いても砒素の減少か起きていることが推定される。サイ
ドゲート効果を起こすのに必要な深い準位の濃度は単位
面積当たり１０１３１ｃｍ２程度で充分であるのに対し
、−層の砒素層の砒素濃度は１０１４１ｃｍ２程度であ
ることから、キャップ膜の付着のみで１０１４１ｃｍ２
の砒素の減少は充分考えられる。
れる。この準位は過剰な砒素により形成されるといわれ
ており、これらの事実から窒化膜をキャップ膜として用
いても砒素の減少か起きていることが推定される。サイ
ドゲート効果を起こすのに必要な深い準位の濃度は単位
面積当たり１０１３１ｃｍ２程度で充分であるのに対し
、−層の砒素層の砒素濃度は１０１４１ｃｍ２程度であ
ることから、キャップ膜の付着のみで１０１４１ｃｍ２
の砒素の減少は充分考えられる。
（発明の目的）
本発明は、従来技術の欠点を除去し、半導体基板内部の
Ｖ族元素の減少を起さないようなＩＩＬＶ族化合物半導
体基板の熱処理法を提供することを目的とする。
Ｖ族元素の減少を起さないようなＩＩＬＶ族化合物半導
体基板の熱処理法を提供することを目的とする。
（発明の構成）
本発明は、ＩＩＬＶ族化合物半導体基板の表面を基板半
導体を構成するＶ族元素に対する拡散防止膜で覆い、か
つ当該拡散防止膜を通して半導体中に■族のイオンを注
入した後に熱処理をすることにより構成される。
導体を構成するＶ族元素に対する拡散防止膜で覆い、か
つ当該拡散防止膜を通して半導体中に■族のイオンを注
入した後に熱処理をすることにより構成される。
（発明の作用）
キャップ膜を用いても砒素の減少はキャップ膜の成長時
点ですでにおこる。しかし、この時点では砒素の減少は
表面の一層のみで基板中では何も起きていない。この時
点でキャップ膜を除去するとキャップ膜中に取り込まれ
たと同量のガリウムが表面に残るが、半導体表面の化学
的安定性からこのガリウムも同時に除去されるため、Ｇ
ａとＡｓの各−層が減少するだけである。つまり、砒素
の減少が表面に留まっていれば、キャップ膜が除去され
るときに同量のガリウムも除去されるためデバイス特性
への影響はないと考えられる。ところが、−層分の砒素
の減少が半導体内部に拡散すると、この影響は後まで残
る。半導体中での砒素の減少は深い準位の導入や減少を
起こすためにデバイス特性へも顕著な影響を与える。
点ですでにおこる。しかし、この時点では砒素の減少は
表面の一層のみで基板中では何も起きていない。この時
点でキャップ膜を除去するとキャップ膜中に取り込まれ
たと同量のガリウムが表面に残るが、半導体表面の化学
的安定性からこのガリウムも同時に除去されるため、Ｇ
ａとＡｓの各−層が減少するだけである。つまり、砒素
の減少が表面に留まっていれば、キャップ膜が除去され
るときに同量のガリウムも除去されるためデバイス特性
への影響はないと考えられる。ところが、−層分の砒素
の減少が半導体内部に拡散すると、この影響は後まで残
る。半導体中での砒素の減少は深い準位の導入や減少を
起こすためにデバイス特性へも顕著な影響を与える。
このように、ＧａＡｓのアニールではキャップ膜をつけ
ただけで砒素の減少がおこる。そこで、第１図に示すよ
うに、キャップ膜２を形成した後、界面での砒素の減少
を補うだけの充分な量の砒素をあらがじめ半導体中に加
えてアニールを行えば基板内部での砒素の減少は起こら
ないことが期待される。
ただけで砒素の減少がおこる。そこで、第１図に示すよ
うに、キャップ膜２を形成した後、界面での砒素の減少
を補うだけの充分な量の砒素をあらがじめ半導体中に加
えてアニールを行えば基板内部での砒素の減少は起こら
ないことが期待される。
（実施例）
以下、実験結果に基づいて本発明の詳細な説明する。
第１図は、本発明の詳細な説明する断面模式図である。
本発明は、通常の半導体フロセスにより、ソース・ドレ
イン領域をイオン注入により形成した後、活性化のため
の熱処理を行う工程で用いる。以下第１表を参照しなか
ら説明する。第１表に実験に用いた基板の表面構造とア
ニール条件を示した。
イン領域をイオン注入により形成した後、活性化のため
の熱処理を行う工程で用いる。以下第１表を参照しなか
ら説明する。第１表に実験に用いた基板の表面構造とア
ニール条件を示した。
（以下余白）
第１表実験結果
（イ）は従来法でキャップ膜としてＳｉ３Ｎ４を４００
人形成した後、Ｈ２雰囲気で８００°Ｃｌ２Ｏ分アニー
ルした場合、（ロ）は５１３Ｎ４のキャップ膜を４００
人形成後注入エネルギー４０ＫｅＶ、ドーズ量２Ｘ１０
１３／ｃｍ２で砒素の注入を行ない、その後Ｈ２雰囲気
で８００°Ｃｌ２Ｏ分アニールした場合で、イオン注入
時に砒素は９９．９％が窒化膜中に入り、半導体中には
殆ど入らない。（ハ）は本発明の一実施例で、ＧａＡｓ
基板１上に８１３Ｎ４のキャップ膜２を４００人形成後
注入エネルギー１１０ＫｅＶ、ドーズ量２Ｘ１０１３１
ｃｍ２で砒素の注入４を行ない、その後Ｈ２雰囲気で８
００°Ｃｌ２Ｏ分アニールした場合で、図中３は砒素イ
オン注入による砒素過剰領域である。この場合、イオン
注入時に砒素は５０％が半導体中に入る。Ｓｉ３Ｎ４の
キャップ膜は、例えばＣＶＤ法で形成できる。形成膜厚
及び砒素イオン注入エネルギーは、砒素の減少分を補う
量が半導体中に注入できるよう調節することができる。
人形成した後、Ｈ２雰囲気で８００°Ｃｌ２Ｏ分アニー
ルした場合、（ロ）は５１３Ｎ４のキャップ膜を４００
人形成後注入エネルギー４０ＫｅＶ、ドーズ量２Ｘ１０
１３／ｃｍ２で砒素の注入を行ない、その後Ｈ２雰囲気
で８００°Ｃｌ２Ｏ分アニールした場合で、イオン注入
時に砒素は９９．９％が窒化膜中に入り、半導体中には
殆ど入らない。（ハ）は本発明の一実施例で、ＧａＡｓ
基板１上に８１３Ｎ４のキャップ膜２を４００人形成後
注入エネルギー１１０ＫｅＶ、ドーズ量２Ｘ１０１３１
ｃｍ２で砒素の注入４を行ない、その後Ｈ２雰囲気で８
００°Ｃｌ２Ｏ分アニールした場合で、図中３は砒素イ
オン注入による砒素過剰領域である。この場合、イオン
注入時に砒素は５０％が半導体中に入る。Ｓｉ３Ｎ４の
キャップ膜は、例えばＣＶＤ法で形成できる。形成膜厚
及び砒素イオン注入エネルギーは、砒素の減少分を補う
量が半導体中に注入できるよう調節することができる。
（ニ）はキャップ膜を用いず、Ｈ２にアルシンを０．１
％加え雰囲気で８００°Ｃｌ２Ｏ分アニールをしたもの
で、通常砒素の蒸発のないといわれる条件である。（ホ
）は注入エネルギー１１０ＫｅＶ、ドーズ量２×１０１
３１ｃｍ２で砒素の注入を行ない、その後Ｓｉ３Ｎ４の
キャップ膜を４００人形成、Ｈ２雰囲気で８００°Ｃｌ
２Ｏ分アニールした場合である。これは、キャップ膜形
成とイオン注入の順序を変えて行った場合である。
％加え雰囲気で８００°Ｃｌ２Ｏ分アニールをしたもの
で、通常砒素の蒸発のないといわれる条件である。（ホ
）は注入エネルギー１１０ＫｅＶ、ドーズ量２×１０１
３１ｃｍ２で砒素の注入を行ない、その後Ｓｉ３Ｎ４の
キャップ膜を４００人形成、Ｈ２雰囲気で８００°Ｃｌ
２Ｏ分アニールした場合である。これは、キャップ膜形
成とイオン注入の順序を変えて行った場合である。
これらのアニール条件で作ったＭＥＳＦＥＴを測定した
ところ、（ハ）のみがサイドゲート効果を示さなかった
。サイドゲート効果は基板の特性にも強く依存するとい
われているが、本実験結果から、本発明によるアニール
方法による砒素の蒸発防止効果は明らかである。（ハ）
と同様の実験を砒素の注入量を変えて行ったが、ｌＸ１
０１３１ｃｍ２〜１×１０１５１ｃｍ２の範囲で、ｎ層
間のリーク電流に差があるもののサイドゲート効果は起
こらなかった。
ところ、（ハ）のみがサイドゲート効果を示さなかった
。サイドゲート効果は基板の特性にも強く依存するとい
われているが、本実験結果から、本発明によるアニール
方法による砒素の蒸発防止効果は明らかである。（ハ）
と同様の実験を砒素の注入量を変えて行ったが、ｌＸ１
０１３１ｃｍ２〜１×１０１５１ｃｍ２の範囲で、ｎ層
間のリーク電流に差があるもののサイドゲート効果は起
こらなかった。
ＩＩＩ ＋ Ｖ族生導体のＩｎＰやＧａＰなとも通常同
様な性質を持つことから、本方法はこれらすべてのＩＩ
Ｉ −Ｖ族生導体のアニールにも有効である。また、Ｈ
ＥＭＴなとのへテロエピタキシャル成長した基板にも有
効であることは、本発明の原理から明がである。
様な性質を持つことから、本方法はこれらすべてのＩＩ
Ｉ −Ｖ族生導体のアニールにも有効である。また、Ｈ
ＥＭＴなとのへテロエピタキシャル成長した基板にも有
効であることは、本発明の原理から明がである。
（発明の効果）
本発明により、ＩＩＩ ｅ Ｖ族生導体の高温アニール
において、Ｖ族イオンの抜けを防止し、ＭＥＳＦＥＴに
おけるサイドゲート効果などの悪影響を抑制することが
できる。とくに、サイドゲート効果は、ＩｎドープＧａ
ＡｓやノンドープＧａＡｓ基板など、デバイス特性、と
くに均一性に優れた基板で顕著であり、本発明はこれら
基板を用いる必要のあるＧａＡｓＬＳＩの実現にとって
非常に有効である。また、砒素蒸気圧印加アニールなど
と異なり、アルシンなどの有毒なガスを使わないので工
業的に安全である。
において、Ｖ族イオンの抜けを防止し、ＭＥＳＦＥＴに
おけるサイドゲート効果などの悪影響を抑制することが
できる。とくに、サイドゲート効果は、ＩｎドープＧａ
ＡｓやノンドープＧａＡｓ基板など、デバイス特性、と
くに均一性に優れた基板で顕著であり、本発明はこれら
基板を用いる必要のあるＧａＡｓＬＳＩの実現にとって
非常に有効である。また、砒素蒸気圧印加アニールなど
と異なり、アルシンなどの有毒なガスを使わないので工
業的に安全である。
第１図は本発明によるアニールに用いる基板の断面模式
図で、１はＧａＡｓ基板、２はシリコン窒化膜、３は砒
素イオン注入による砒素過剰領域、４は砒素イオン注入
ビームである。
図で、１はＧａＡｓ基板、２はシリコン窒化膜、３は砒
素イオン注入による砒素過剰領域、４は砒素イオン注入
ビームである。
Claims (1)
- III・Ｖ族化合物半導体基板の表面を、基板半導体を
構成するＶ族元素に対する拡散防止膜で覆い、かつ当該
拡散防止膜を通して半導体中にＶ族のイオンを注入した
後に熱処理をすることを特徴とする熱処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158106A JPH0758700B2 (ja) | 1987-06-24 | 1987-06-24 | 熱処理法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62158106A JPH0758700B2 (ja) | 1987-06-24 | 1987-06-24 | 熱処理法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH012319A true JPH012319A (ja) | 1989-01-06 |
| JPS642319A JPS642319A (en) | 1989-01-06 |
| JPH0758700B2 JPH0758700B2 (ja) | 1995-06-21 |
Family
ID=15664433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62158106A Expired - Lifetime JPH0758700B2 (ja) | 1987-06-24 | 1987-06-24 | 熱処理法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758700B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144822A (ja) * | 1984-12-19 | 1986-07-02 | Sharp Corp | ＧａＡｓ導電層の形成方法 |
-
1987
- 1987-06-24 JP JP62158106A patent/JPH0758700B2/ja not_active Expired - Lifetime
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