JPS6216532A - ＧａＡｓ集積回路の製造方法 - Google Patents
ＧａＡｓ集積回路の製造方法Info
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- JPS6216532A JPS6216532A JP60155442A JP15544285A JPS6216532A JP S6216532 A JPS6216532 A JP S6216532A JP 60155442 A JP60155442 A JP 60155442A JP 15544285 A JP15544285 A JP 15544285A JP S6216532 A JPS6216532 A JP S6216532A
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- annealing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＧａＡａを用いた集積回路の製造方法に関す
るものである。
るものである。
従来の技術
従来の半絶縁性液体封止チョコラルスキー引き上げ法（
以下Ｌ Ｅ Ｃｍ 、：呼ぶ）で成長させた半絶縁性Ｇ
ａＡａ基板を用いて選択的にイオン注入を行いＦＥＴ
からなるＧａＡ４積回路を製造するプロセスを第４図ａ
ｗｆに示す。（たとえば、電子通信字余技術研究報告、
５ＳＤｓｏ−８３Ｐ５６）まず同図ａに示すように半絶
縁性ＬＥＣ法ＧａＡｓ＋基板１に、５ｔ３Ｎ４．５ｉｎ
２等の絶縁膜２を堆積し、フォトレジスト膜３を用いて
選択的に所望の領域を開口して、開口部分の絶縁膜２を
、エツチングして除去する。次に同図すに示すように、
絶縁膜２と７オトレジスト膜３をマスクとして、Ｓｉイ
オンを高濃度注入してＦＥＴのソース、ドレイン部分と
なる♂領域４を形成する。次に同図Ｃに示すように、ｂ
と同様の方法でＦＥＴの活性層となる領域６を８１イオ
ン注入で形成する０次に同図ｄに示すように、フォトレ
ジスト膜３．絶縁膜２を除去し ゛た後、新たに
、基板１ノ両面ニＳｉ３Ｎ４，５ｌｏ２等の絶縁膜６を
形成し、高温でアニールを行い、イオン注入領域を活性
化させる。次に同図ｅに示すようにオーミックとなる金
属をリフトオフ法を用いて所望の領域に形成し、シンタ
ーを行いオーミック電極７を形成する。次に同図ｆに示
すように、θと同様の方法でショットキーとなる金属を
所望の領域に形成し、ゲート電極８を形成する。次に同
図９に示すように、ＦＥＴ間の配線として所望の領域に
配線金属９を形成してＧａＡ４積回路を完成させる。
以下Ｌ Ｅ Ｃｍ 、：呼ぶ）で成長させた半絶縁性Ｇ
ａＡａ基板を用いて選択的にイオン注入を行いＦＥＴ
からなるＧａＡ４積回路を製造するプロセスを第４図ａ
ｗｆに示す。（たとえば、電子通信字余技術研究報告、
５ＳＤｓｏ−８３Ｐ５６）まず同図ａに示すように半絶
縁性ＬＥＣ法ＧａＡｓ＋基板１に、５ｔ３Ｎ４．５ｉｎ
２等の絶縁膜２を堆積し、フォトレジスト膜３を用いて
選択的に所望の領域を開口して、開口部分の絶縁膜２を
、エツチングして除去する。次に同図すに示すように、
絶縁膜２と７オトレジスト膜３をマスクとして、Ｓｉイ
オンを高濃度注入してＦＥＴのソース、ドレイン部分と
なる♂領域４を形成する。次に同図Ｃに示すように、ｂ
と同様の方法でＦＥＴの活性層となる領域６を８１イオ
ン注入で形成する０次に同図ｄに示すように、フォトレ
ジスト膜３．絶縁膜２を除去し ゛た後、新たに
、基板１ノ両面ニＳｉ３Ｎ４，５ｌｏ２等の絶縁膜６を
形成し、高温でアニールを行い、イオン注入領域を活性
化させる。次に同図ｅに示すようにオーミックとなる金
属をリフトオフ法を用いて所望の領域に形成し、シンタ
ーを行いオーミック電極７を形成する。次に同図ｆに示
すように、θと同様の方法でショットキーとなる金属を
所望の領域に形成し、ゲート電極８を形成する。次に同
図９に示すように、ＦＥＴ間の配線として所望の領域に
配線金属９を形成してＧａＡ４積回路を完成させる。
なお、イオン注入後のアニールとしては、上記に示した
絶縁膜で覆うキャップアニールの他に、Ａ ｓＨ３雰囲
気中、又はＡｓ圧下でのキャップレスアニールも行われ
ている。
絶縁膜で覆うキャップアニールの他に、Ａ ｓＨ３雰囲
気中、又はＡｓ圧下でのキャップレスアニールも行われ
ている。
発明が解決しようとする問題点
このような従来の方法では、イオン注入後の高温アニー
ル（キャップアニール又はキャップレスアニール）によ
って、半絶縁性ＧａＡａ基板１０表面部分に、熱変成層
が形成され曵、表面付近の抵抗が初期に比して１桁程度
減少しそ、素子間の分離が悪くなシ、集積回路のリーク
電流増大の原因となシ、素子の歩留シ、信頼性に悪影響
を及ぼしている。
ル（キャップアニール又はキャップレスアニール）によ
って、半絶縁性ＧａＡａ基板１０表面部分に、熱変成層
が形成され曵、表面付近の抵抗が初期に比して１桁程度
減少しそ、素子間の分離が悪くなシ、集積回路のリーク
電流増大の原因となシ、素子の歩留シ、信頼性に悪影響
を及ぼしている。
問題点を解決するための手段
本発明は、上記の従来の問題に鑑み、素子領域以外の半
絶縁性ＬＥＣ法ＧａＡｓ基板の表面にへ８イオンを注入
してからアニールをすることによシ、基板表面の抵抗の
低下を防ぎ、リーク電流の少ないＧａＡｓ集積回路の製
造方法を提供するものである。
絶縁性ＬＥＣ法ＧａＡｓ基板の表面にへ８イオンを注入
してからアニールをすることによシ、基板表面の抵抗の
低下を防ぎ、リーク電流の少ないＧａＡｓ集積回路の製
造方法を提供するものである。
作 用
通常、半絶縁性ＬＥＣ法ＧａＡａ基板では、ＥＬ２と呼
ばれる深い電子トラップが、炭素等の浅いアクセプター
を補償して高抵抗を形成しているが、高温でアニールす
るとＥＬ２が表面から拡散して、表面付近ではＥＬ２の
濃度が減少して浅いアクセプターの濃度よシ小さくなシ
、Ｐ型の導電層が形成され、表面抵抗の低下を生じる。
ばれる深い電子トラップが、炭素等の浅いアクセプター
を補償して高抵抗を形成しているが、高温でアニールす
るとＥＬ２が表面から拡散して、表面付近ではＥＬ２の
濃度が減少して浅いアクセプターの濃度よシ小さくなシ
、Ｐ型の導電層が形成され、表面抵抗の低下を生じる。
本発明は、Ａｓイオンを基板表面に注入することによシ
、表面付近のＥＬ２の濃度を増加させ、アニールによっ
て表面から拡散する濃度の減少を補い、ＥＬ２の濃度が
浅いアクセプターの濃度よシも多いという高抵抗の条件
をアニール後も保つため、基板表面での抵抗の低下を防
ぎ、リーク電流の少ないＧａＡｓ集積回路が得られるも
のである。
、表面付近のＥＬ２の濃度を増加させ、アニールによっ
て表面から拡散する濃度の減少を補い、ＥＬ２の濃度が
浅いアクセプターの濃度よシも多いという高抵抗の条件
をアニール後も保つため、基板表面での抵抗の低下を防
ぎ、リーク電流の少ないＧａＡｓ集積回路が得られるも
のである。
実施例
第１図ａ ”−ｈに本発明の一実施例を示す０まず第１
図ａに示すように、半絶縁性ＬＥＣ法で成長させたＧａ
Ａｓ基板１に１Ｓｉ３Ｎ４，５１０２等の絶縁膜２を堆
積し、フォトレジスト膜３を用いて選択的に所望の領域
を開口して、開口部分の絶縁膜２をエツチングによシ除
去し、ＧａＡｓ基板面を露出させる。次に第１図すに示
すように、Ｓｉイオン田を高濃度注入してＦＥＴのソー
ス・ドレイン部分となるｎ 領域４を形成する。次に第
１図Ｃに示すように、今度は第１図すと同様の方法でＦ
ＥＴの活性層となる領域５をＳｉイオン注入で形成する
。次に第１図ｄに示すように、絶縁膜２を除去後フォト
レジスト膜３を通常の光露光法でＳｉイオン注入領域４
，６の表面領域だけに形成後、Ａｓイオン４０を注入し
てＦＥＴ素子以外のＧａＡｓ’基板１０表面上に注入し
てＡｓイオン注入領域１ｏを形成する。
図ａに示すように、半絶縁性ＬＥＣ法で成長させたＧａ
Ａｓ基板１に１Ｓｉ３Ｎ４，５１０２等の絶縁膜２を堆
積し、フォトレジスト膜３を用いて選択的に所望の領域
を開口して、開口部分の絶縁膜２をエツチングによシ除
去し、ＧａＡｓ基板面を露出させる。次に第１図すに示
すように、Ｓｉイオン田を高濃度注入してＦＥＴのソー
ス・ドレイン部分となるｎ 領域４を形成する。次に第
１図Ｃに示すように、今度は第１図すと同様の方法でＦ
ＥＴの活性層となる領域５をＳｉイオン注入で形成する
。次に第１図ｄに示すように、絶縁膜２を除去後フォト
レジスト膜３を通常の光露光法でＳｉイオン注入領域４
，６の表面領域だけに形成後、Ａｓイオン４０を注入し
てＦＥＴ素子以外のＧａＡｓ’基板１０表面上に注入し
てＡｓイオン注入領域１ｏを形成する。
Ａｓイオンの注入条件としては、基板表面から深さ約１
μｍ領域に、Ａ８原子濃度が１０”Ｃｍ″３〜１０ｃｍ
程度が適当である。それ以上濃度が高くなると、ダ
メージが残って抵抗の低下を生じる。
μｍ領域に、Ａ８原子濃度が１０”Ｃｍ″３〜１０ｃｍ
程度が適当である。それ以上濃度が高くなると、ダ
メージが残って抵抗の低下を生じる。
次に第１図ｅに示すように、フォトレジスト膜３を除去
後、ＧａＡｓ基板の両面に、５１３Ｎ４，５ｉ０２等の
絶縁膜６を形成し、高温でアニールを行い、Ｓｉイオン
注入領域を活性化させる。次に第１図正に示すように、
オーミックとなる金属をｎ１域４０表面上にリフトオフ
法を用いて形成後、シンターを行いオニミック電極７を
形成する。次に第１図９に示すように、ショットキーと
なる金属を、同様の方法で形成してゲート電極８を作る
０次に第１図りに示すように、所望の領域に配線金属９
を形成してＧａＡｓ集積回路を完成させるものである。
後、ＧａＡｓ基板の両面に、５１３Ｎ４，５ｉ０２等の
絶縁膜６を形成し、高温でアニールを行い、Ｓｉイオン
注入領域を活性化させる。次に第１図正に示すように、
オーミックとなる金属をｎ１域４０表面上にリフトオフ
法を用いて形成後、シンターを行いオニミック電極７を
形成する。次に第１図９に示すように、ショットキーと
なる金属を、同様の方法で形成してゲート電極８を作る
０次に第１図りに示すように、所望の領域に配線金属９
を形成してＧａＡｓ集積回路を完成させるものである。
第２図は、半絶縁性アンドープＬＥＣ法ＧａＡｓ基板の
抵抗の変化をアニール温度ａｓｏ’Ｃとして、アニール
時間に対してＡｓイオンを注入しない試料と、へ８イオ
ンを注入した試料について、各種アニール条件で比較し
たものであるｏＡｓイオンの注入条件としては、加速電
圧２４０．ＫｅＶ 、ドーズ１×１０ｃｍ である。
抵抗の変化をアニール温度ａｓｏ’Ｃとして、アニール
時間に対してＡｓイオンを注入しない試料と、へ８イオ
ンを注入した試料について、各種アニール条件で比較し
たものであるｏＡｓイオンの注入条件としては、加速電
圧２４０．ＫｅＶ 、ドーズ１×１０ｃｍ である。
アニール条件としては、基板両面をＳｉ３Ｎ４膜１ｏｏ
ｏ人でキャップした場合のキャップアニールと（アニー
ル雰囲気はＡｒガス）、ＡｓＨｓ雰囲気中のキャップレ
スアニールの２つについて示した。
ｏ人でキャップした場合のキャップアニールと（アニー
ル雰囲気はＡｒガス）、ＡｓＨｓ雰囲気中のキャップレ
スアニールの２つについて示した。
○はへ８注入あシでキャップアニールの場合、・はＡ６
入なしでキャップアニールの場合を示し、ΔはＡｓ注入
ｉでキャップレスアニールの場合、ムはＡｄ人なしでキ
ャップレスアニールの場合を示している。
入なしでキャップアニールの場合を示し、ΔはＡｓ注入
ｉでキャップレスアニールの場合、ムはＡｄ人なしでキ
ャップレスアニールの場合を示している。
第２図よシあきらかなように、Ａｔｘイオンを注入して
いない試料は、キャップアニール、キャップレスアニー
ルどちらの場合も、アニール時間に対して抵抗の低下が
認められる。一方、Ａｍイオンを注入した試料はどちら
のアニールにおいても抵抗の低下がほとんど認められな
い。こうした結果は、本発明者が実験的に見つけたもの
である◇第３図は、８６０℃２０分間アニールしたキャ
ップ７二−／ｌ／ （５ｔ３Ｎ４膜１０００Ａ両面）の
場合、へ８イオンを注入した試料（注入条件は第２図と
同様）と未注入の試料について、ＥＬ２の濃度の基板表
面からの深さ方向の分布を示したものである。
いない試料は、キャップアニール、キャップレスアニー
ルどちらの場合も、アニール時間に対して抵抗の低下が
認められる。一方、Ａｍイオンを注入した試料はどちら
のアニールにおいても抵抗の低下がほとんど認められな
い。こうした結果は、本発明者が実験的に見つけたもの
である◇第３図は、８６０℃２０分間アニールしたキャ
ップ７二−／ｌ／ （５ｔ３Ｎ４膜１０００Ａ両面）の
場合、へ８イオンを注入した試料（注入条件は第２図と
同様）と未注入の試料について、ＥＬ２の濃度の基板表
面からの深さ方向の分布を示したものである。
○はＡｓ注入あシの場合、・はＡ喰入なしの場合を示し
ている。この第３図よシあきらかなように、へ８イオン
を注入しない試料は、表面付近でＥＬ２の濃度の減少が
認められるが、Ａｓイオンを注入した試料では、減少は
認められない。
ている。この第３図よシあきらかなように、へ８イオン
を注入しない試料は、表面付近でＥＬ２の濃度の減少が
認められるが、Ａｓイオンを注入した試料では、減少は
認められない。
以上より、アニール後の基板表面の低抵抗化の原因は、
表面付近のＥＬ２濃度が低下したため、その付近で浅い
アクセプター濃度の方が多くなったためである。Ａｔｓ
イオンの注入は表面付近にＥＬ２濃度を増加させ、拡散
によシ減少する分を相殺するものと思われる。したがっ
てあまりへ８イオンを多量に注入すると、かえって、バ
ルク結晶よｐＥＬ２濃度が表面付近で多くなシ、初期の
基板の抵抗よシ低くなるが、その場合でもせいぜい１／
２程度に減少するだけで十分高抵抗を保っている〇下記
に示す表は、Ａｓイオンを注入した本実施例の製造方法
で作ったＧａＡｓ集積回路と、 Ａｓイオンを注入しな
い従来の製造方法で作った同一の集積回路の異なるチッ
プ間のパッド間リーク電流を比較したものである。この
表よシあきらかなように、リーク電流は激減している仁
とがわかる。
表面付近のＥＬ２濃度が低下したため、その付近で浅い
アクセプター濃度の方が多くなったためである。Ａｔｓ
イオンの注入は表面付近にＥＬ２濃度を増加させ、拡散
によシ減少する分を相殺するものと思われる。したがっ
てあまりへ８イオンを多量に注入すると、かえって、バ
ルク結晶よｐＥＬ２濃度が表面付近で多くなシ、初期の
基板の抵抗よシ低くなるが、その場合でもせいぜい１／
２程度に減少するだけで十分高抵抗を保っている〇下記
に示す表は、Ａｓイオンを注入した本実施例の製造方法
で作ったＧａＡｓ集積回路と、 Ａｓイオンを注入しな
い従来の製造方法で作った同一の集積回路の異なるチッ
プ間のパッド間リーク電流を比較したものである。この
表よシあきらかなように、リーク電流は激減している仁
とがわかる。
なお、Ａｌｌイオン注入に関しては、絶縁膜２を通して
の注入でもよく、また、Ａｓイオン注入の工程は、Ｓｉ
イオン注入の工程の前でも同様の効果があることはいう
までもない。以上の説明では素子領域以外の部分にＡｌ
ｌを注入しているが、ＦＥＴの活性層となる領域にもＡ
ｓイオンを注入することによシ、同様の効果が見られ、
表面付近の活性化率の増加が認められることはいうまで
もない。
の注入でもよく、また、Ａｓイオン注入の工程は、Ｓｉ
イオン注入の工程の前でも同様の効果があることはいう
までもない。以上の説明では素子領域以外の部分にＡｌ
ｌを注入しているが、ＦＥＴの活性層となる領域にもＡ
ｓイオンを注入することによシ、同様の効果が見られ、
表面付近の活性化率の増加が認められることはいうまで
もない。
発明の効果
以上のように、本発明によれば、素子領域以外の表面部
分に、Ａｓイオンを注入してからアニールすることによ
り、従来の製造方法でみられた基板表面の抵抗の低下及
び素子間リーク電流の増大がなく、歩留）が高く、信頼
性の高いＧａＡｇ集積回路の製造方法を得ることができ
る。
分に、Ａｓイオンを注入してからアニールすることによ
り、従来の製造方法でみられた基板表面の抵抗の低下及
び素子間リーク電流の増大がなく、歩留）が高く、信頼
性の高いＧａＡｇ集積回路の製造方法を得ることができ
る。
第１図は本発明の一実施例におけるＧａＡｌ積回路の製
造方法を説明するための工程断面図、第２図は半絶縁性
アンドープＬＥｑＧａＡａ基板のアニール時間による抵
抗の変化をアニール条件で比較して示す特性図、第３図
はキャップアニールの場合のＥＬ２濃度の表面からの深
さ方向の分布をＡｓイオン注入した試料と未注入試料で
比較して示す特性図、第４歯は従来のＧａＡｇ集積回路
の製造方法を示す工程断面図である。 １・・・・・−半絶縁性ＬＥＣ法α通８基板、２・・・
・・・絶縁膜、３・・・・・・フォトレジスト膜、４・
・・・・・ｎ 領域、６・・・・・・活性層領域、１ｏ
・・・・・・Ａ８イオン注入領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＰＳ
５０
℃ 第１図 ６−蛇球縛 δ ９ 第２図 アニール持間蛤ノ 第３図 衰［相］１”ｊ＾？ざψＩｎ）
造方法を説明するための工程断面図、第２図は半絶縁性
アンドープＬＥｑＧａＡａ基板のアニール時間による抵
抗の変化をアニール条件で比較して示す特性図、第３図
はキャップアニールの場合のＥＬ２濃度の表面からの深
さ方向の分布をＡｓイオン注入した試料と未注入試料で
比較して示す特性図、第４歯は従来のＧａＡｇ集積回路
の製造方法を示す工程断面図である。 １・・・・・−半絶縁性ＬＥＣ法α通８基板、２・・・
・・・絶縁膜、３・・・・・・フォトレジスト膜、４・
・・・・・ｎ 領域、６・・・・・・活性層領域、１ｏ
・・・・・・Ａ８イオン注入領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＰＳ
５０
℃ 第１図 ６−蛇球縛 δ ９ 第２図 アニール持間蛤ノ 第３図 衰［相］１”ｊ＾？ざψＩｎ）
Claims (2)
- （１）液体封止チョコラルスキー法で成長させた半絶縁
性ＧａＡｓ基板を用い、前記基板の少なくとも一主面上
に、導電型となるイオンを注入して素子の活性層領域を
形成する工程と、少なくとも前記素子活性層領域以外の
領域に、前記基板表面からＡｓイオンを注入する工程と
、イオン注入領域を活性化させるアニール工程を含むＧ
ａＡｓ集積回路の製造方法。 - （２）Ａｓイオンを１０＾１＾７〜１０＾１＾８ｃｍ＾
−＾３の原子濃度となるように注入するようにした特許
請求の範囲第１項記載のＧａＡｓ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60155442A JPS6216532A (ja) | 1985-07-15 | 1985-07-15 | ＧａＡｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60155442A JPS6216532A (ja) | 1985-07-15 | 1985-07-15 | ＧａＡｓ集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6216532A true JPS6216532A (ja) | 1987-01-24 |
Family
ID=15606122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60155442A Pending JPS6216532A (ja) | 1985-07-15 | 1985-07-15 | ＧａＡｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216532A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477910A (en) * | 1987-09-18 | 1989-03-23 | Matsushita Electric Industrial Co Ltd | Capacitor |
| JPH056863A (ja) * | 1991-06-27 | 1993-01-14 | Sharp Corp | 半導体装置用基板及びその製造方法 |
| JP2016029722A (ja) * | 2015-09-10 | 2016-03-03 | 株式会社日立製作所 | 半導体装置の製造方法 |
-
1985
- 1985-07-15 JP JP60155442A patent/JPS6216532A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477910A (en) * | 1987-09-18 | 1989-03-23 | Matsushita Electric Industrial Co Ltd | Capacitor |
| JPH056863A (ja) * | 1991-06-27 | 1993-01-14 | Sharp Corp | 半導体装置用基板及びその製造方法 |
| JP2016029722A (ja) * | 2015-09-10 | 2016-03-03 | 株式会社日立製作所 | 半導体装置の製造方法 |
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