JPH0760425B2 - 分散制御方式 - Google Patents
分散制御方式Info
- Publication number
- JPH0760425B2 JPH0760425B2 JP60294399A JP29439985A JPH0760425B2 JP H0760425 B2 JPH0760425 B2 JP H0760425B2 JP 60294399 A JP60294399 A JP 60294399A JP 29439985 A JP29439985 A JP 29439985A JP H0760425 B2 JPH0760425 B2 JP H0760425B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- bus
- upper processor
- communication memory
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 5
- 238000004891 communication Methods 0.000 claims description 41
- 238000012544 monitoring process Methods 0.000 claims description 29
- 230000005540 biological transmission Effects 0.000 claims description 7
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は階層化された複数のプロセッサの制御手段に関
する。
する。
特に、分散制御形蓄積プロセッサ電子交換機への利用に
適する。
適する。
本発明は、上位プロセッサがバスを介して所望の下位プ
ロセッサと接続される分散制御方式において、 上位プロセッサが下位プロセッサの状態に依存すること
なく下位プロセッサを管理できる手段と、上位プロセッ
サと下位プロセッサとの間で通信を行う手段とを設ける
ことにより、 バス使用権を確立する制御線を不用にし、また処理能力
の劣るプロセッサによるシステム全体への処理能力への
影響を除去することができるようにしたものである。
ロセッサと接続される分散制御方式において、 上位プロセッサが下位プロセッサの状態に依存すること
なく下位プロセッサを管理できる手段と、上位プロセッ
サと下位プロセッサとの間で通信を行う手段とを設ける
ことにより、 バス使用権を確立する制御線を不用にし、また処理能力
の劣るプロセッサによるシステム全体への処理能力への
影響を除去することができるようにしたものである。
従来例方式では、第２図に示すように、バス23上に上位
プロセッサ10と下位プロセッサ11〜1nとが接続され、ま
たこのバス23とは別にプロセッサ間通信要求信号線24お
よび制御線25が用意されており、プロセッサ間の通信の
ためにバスを捕捉する以前にこの別線を介して上位プロ
セッサ10と下位プロセッサ11〜1n間で接続・確認動作を
行い、これらの動作が終了した後に、バスが特定プロセ
ッサに利用されていた。
プロセッサ10と下位プロセッサ11〜1nとが接続され、ま
たこのバス23とは別にプロセッサ間通信要求信号線24お
よび制御線25が用意されており、プロセッサ間の通信の
ためにバスを捕捉する以前にこの別線を介して上位プロ
セッサ10と下位プロセッサ11〜1n間で接続・確認動作を
行い、これらの動作が終了した後に、バスが特定プロセ
ッサに利用されていた。
このような従来例方式では、通信に用いられるバスのほ
かにバス使用権を得るための制御線が必要になる欠点が
あった。また、バス使用権を得るためにプロセッサ間の
手順が必要になり、各プロセッサのインタフェイスが複
雑になる欠点があった。また、複数の下位プロセッサか
ら同時にプロセッサ間通信要求信号が発生した場合に、
どの下位プロセッサからの通信要求であるかが判別しに
くい欠点があった。さらに、上位のプロセッサと下位の
プロセッサとの間で直接にデータ授受が行われるので、
処理能力の劣るプロセッサの速度でシステムの処理能力
が決定される欠点があった。
かにバス使用権を得るための制御線が必要になる欠点が
あった。また、バス使用権を得るためにプロセッサ間の
手順が必要になり、各プロセッサのインタフェイスが複
雑になる欠点があった。また、複数の下位プロセッサか
ら同時にプロセッサ間通信要求信号が発生した場合に、
どの下位プロセッサからの通信要求であるかが判別しに
くい欠点があった。さらに、上位のプロセッサと下位の
プロセッサとの間で直接にデータ授受が行われるので、
処理能力の劣るプロセッサの速度でシステムの処理能力
が決定される欠点があった。
本発明はこのような欠点を除去するもので、バス使用権
が簡単な手段で確立されかつ処理能力の劣るプロセッサ
でシステムの処理能力が制約されない分散制御方式を提
供することを目的とする。
が簡単な手段で確立されかつ処理能力の劣るプロセッサ
でシステムの処理能力が制約されない分散制御方式を提
供することを目的とする。
本発明は、上位プロセッサと、この上位プロセッサにバ
スを介して接続される複数の下位プロセッサとを備えた
分散制御方式において、 前記上位プロセッサと下位プロセッサとの間にバス制御
回路を設け、 このバス制御回路は、上位プロセッサとの間を上位プロ
セッサバスで、前記下位プロセッサとの間を下位プロセ
ッサバスでそれぞれ接続され、また、前記複数の下位プ
ロセッサに共通に設けられ前記上位プロセッサと下位プ
ロセッサとの間で授受されるデータを一時記憶する通信
用メモリを備え、 前記上位プロセッサバスは上位プロセッサ監視制御用バ
スの一端および前記通信用メモリの一端に接続され、 また、前記下位プロセッサバスは前記上位プロセッサ監
視制御用バスの他端および前記通信用メモリの他端に接
続され、 前記上位プロセッサから前記下位プロセッサのいずれか
に情報を送出する場合、 前記上位プロセッサは、 受信命令信号を前記上位プロセッサバス、上位プロセッ
サ監視制御用バスおよび下位プロセッサバスを経由して
前記下位プロセッサに送出し、 その後前記上位プロセッサ監視制御用バスを閉塞し、前
記上位プロセッサバスを介して送信情報内容を前記通信
用メモリに書込み、 前記受信命令信号を受けた下位プロセッサは、 前記下位プロセッサバスを介して前記通信用メモリへの
情報書込みを確認し、書込まれた情報内容を読出し、 さらに前記上位プロセッサは、前記通信用メモリの読み
出し情報を前記上位プロセッサバスを介して監視し、 前記通信用メモリの読み出し情報の監視により読出し終
了を検知した前記上位プロセッサは、前記下位プロセッ
サのバス占有権を解除すると共に前記上位プロセッサ監
視制御用バスの閉塞を解除して初期状態に復帰させるこ
とを特徴とする。
スを介して接続される複数の下位プロセッサとを備えた
分散制御方式において、 前記上位プロセッサと下位プロセッサとの間にバス制御
回路を設け、 このバス制御回路は、上位プロセッサとの間を上位プロ
セッサバスで、前記下位プロセッサとの間を下位プロセ
ッサバスでそれぞれ接続され、また、前記複数の下位プ
ロセッサに共通に設けられ前記上位プロセッサと下位プ
ロセッサとの間で授受されるデータを一時記憶する通信
用メモリを備え、 前記上位プロセッサバスは上位プロセッサ監視制御用バ
スの一端および前記通信用メモリの一端に接続され、 また、前記下位プロセッサバスは前記上位プロセッサ監
視制御用バスの他端および前記通信用メモリの他端に接
続され、 前記上位プロセッサから前記下位プロセッサのいずれか
に情報を送出する場合、 前記上位プロセッサは、 受信命令信号を前記上位プロセッサバス、上位プロセッ
サ監視制御用バスおよび下位プロセッサバスを経由して
前記下位プロセッサに送出し、 その後前記上位プロセッサ監視制御用バスを閉塞し、前
記上位プロセッサバスを介して送信情報内容を前記通信
用メモリに書込み、 前記受信命令信号を受けた下位プロセッサは、 前記下位プロセッサバスを介して前記通信用メモリへの
情報書込みを確認し、書込まれた情報内容を読出し、 さらに前記上位プロセッサは、前記通信用メモリの読み
出し情報を前記上位プロセッサバスを介して監視し、 前記通信用メモリの読み出し情報の監視により読出し終
了を検知した前記上位プロセッサは、前記下位プロセッ
サのバス占有権を解除すると共に前記上位プロセッサ監
視制御用バスの閉塞を解除して初期状態に復帰させるこ
とを特徴とする。
上位プロセッサバス、上位プロセッサ監視制御用バスお
よび下位プロセッサバスを経由して所望の下位プロセッ
サのバス占有権が確立すると、この上位プロセッサ監視
制御用バスは閉塞され、上位プロセッサからこの下位プ
ロセッサへのデータが通信用メモリに書込まれる。下位
プロセッサがこの書込まれたデータを読み出す間に、上
位プロセッサは下位プロセッサとは独立した動作を実行
することができる。読み出し完了後に下位プロセッサの
バス占有権および上位プロセッサ監視制御用バスの閉塞
は解除される。また、下位プロセッサから上位プロセッ
サへのデータ伝送も通信用メモリを介して実行される。
よび下位プロセッサバスを経由して所望の下位プロセッ
サのバス占有権が確立すると、この上位プロセッサ監視
制御用バスは閉塞され、上位プロセッサからこの下位プ
ロセッサへのデータが通信用メモリに書込まれる。下位
プロセッサがこの書込まれたデータを読み出す間に、上
位プロセッサは下位プロセッサとは独立した動作を実行
することができる。読み出し完了後に下位プロセッサの
バス占有権および上位プロセッサ監視制御用バスの閉塞
は解除される。また、下位プロセッサから上位プロセッ
サへのデータ伝送も通信用メモリを介して実行される。
以下、本発明実施例方式を図面に基づいて説明する。第
１図は本発明の実施例方式の構成を示すブロック構成図
である。上位プロセッサ10は上位プロセッサバス20を介
してバス制御回路30に接続され、バス制御回路30の内部
では、上位プロセッサバス20は上位プロセッサ監視制御
用バス21の一端および通信用メモリ31の一端に接続さ
れ、また上位プロセッサ監視制御用バス21の他端および
通信用メモリ31の他端は下位プロセッサバス22に接続さ
れ、下位プロセッサバス22に第一の下位プロセッサ11、
第二の下位プロセッサ12、…、および第ｎの下位プロセ
ッサ1nが接続される。第ｉの下位プロセッサ1iでは、下
位プロセッサバス22とプロセッサ1i2およびプロセッサ
バスインタフェイス1i1とが接続される。
１図は本発明の実施例方式の構成を示すブロック構成図
である。上位プロセッサ10は上位プロセッサバス20を介
してバス制御回路30に接続され、バス制御回路30の内部
では、上位プロセッサバス20は上位プロセッサ監視制御
用バス21の一端および通信用メモリ31の一端に接続さ
れ、また上位プロセッサ監視制御用バス21の他端および
通信用メモリ31の他端は下位プロセッサバス22に接続さ
れ、下位プロセッサバス22に第一の下位プロセッサ11、
第二の下位プロセッサ12、…、および第ｎの下位プロセ
ッサ1nが接続される。第ｉの下位プロセッサ1iでは、下
位プロセッサバス22とプロセッサ1i2およびプロセッサ
バスインタフェイス1i1とが接続される。
上位プロセッサ10が下位プロセッサバス22を使用許可し
ない限り下位プロセッサバス22は３ステート状態にあ
り、どの下位プロセッサも下位プロセッサバス22を使用
することができない。
ない限り下位プロセッサバス22は３ステート状態にあ
り、どの下位プロセッサも下位プロセッサバス22を使用
することができない。
さて、上位プロセッサ10から第一の下位プロセッサ11へ
情報を送出する場合には、上位プロセッサバス20および
上位プロセッサ監視制御用バス21および下位プロセッサ
バス22を経由して第一の下位プロセッサ11のプロセッサ
インタフェイス111に受信命令を送信し、その後に上位
プロセッサ監視制御用バス21を閉塞し、通信用メモリ31
へ情報内容を書き込む。一方、第一の下位プロセッサ11
はプロセッサインタフェイス111に上位プロセッサ10か
らの受信命令を受けると、プロセッサインタフェイス11
1から割込線113を介してプロセッサ112に割込が発生
し、プロセッサ112は通信の方向情報（この場合には上
位プロセッサ10から第一の下位プロセッサ11の方向）を
プロセッサインタフェイス111から読み取り、通信用メ
モリ31に上位プロセッサ10からのデータが書込まれてい
るかを確認する動作に入る。一方、上位プロセッサ10は
上位プロセッサ監視制御用バス21を閉塞した後に通信用
メモリ31に必要なデータをすべて書込むと、上位プロセ
ッサ10は通信用メモリ31のデータ読み出し情報を監視す
る動作に移行する。このデータの読み出し速度は第一の
下位プロセッサ11の処理能力に依存するが、上位プロセ
ッサバス20は下位プロセッサバス22が第一の下位プロセ
ッサ11に占有されてから後は下位プロセッサバス22と独
立に動作できるので、下位プロセッサバス22とは無関係
に処理を実行することができる。第一の下位プロセッサ
11が上位プロセッサ10からの情報をすべて読み出した後
に、上位プロセッサ10は通信用メモリ31の状態監視によ
り読み出し終了を検知し、第一の下位プロセッサ11の下
位プロセッサバス占有権（すなわち、第一の下位プロセ
ッサ11への割込み）を解除して上位プロセッサ監視制御
用バスの閉塞も解除した初期状態に復帰する。
情報を送出する場合には、上位プロセッサバス20および
上位プロセッサ監視制御用バス21および下位プロセッサ
バス22を経由して第一の下位プロセッサ11のプロセッサ
インタフェイス111に受信命令を送信し、その後に上位
プロセッサ監視制御用バス21を閉塞し、通信用メモリ31
へ情報内容を書き込む。一方、第一の下位プロセッサ11
はプロセッサインタフェイス111に上位プロセッサ10か
らの受信命令を受けると、プロセッサインタフェイス11
1から割込線113を介してプロセッサ112に割込が発生
し、プロセッサ112は通信の方向情報（この場合には上
位プロセッサ10から第一の下位プロセッサ11の方向）を
プロセッサインタフェイス111から読み取り、通信用メ
モリ31に上位プロセッサ10からのデータが書込まれてい
るかを確認する動作に入る。一方、上位プロセッサ10は
上位プロセッサ監視制御用バス21を閉塞した後に通信用
メモリ31に必要なデータをすべて書込むと、上位プロセ
ッサ10は通信用メモリ31のデータ読み出し情報を監視す
る動作に移行する。このデータの読み出し速度は第一の
下位プロセッサ11の処理能力に依存するが、上位プロセ
ッサバス20は下位プロセッサバス22が第一の下位プロセ
ッサ11に占有されてから後は下位プロセッサバス22と独
立に動作できるので、下位プロセッサバス22とは無関係
に処理を実行することができる。第一の下位プロセッサ
11が上位プロセッサ10からの情報をすべて読み出した後
に、上位プロセッサ10は通信用メモリ31の状態監視によ
り読み出し終了を検知し、第一の下位プロセッサ11の下
位プロセッサバス占有権（すなわち、第一の下位プロセ
ッサ11への割込み）を解除して上位プロセッサ監視制御
用バスの閉塞も解除した初期状態に復帰する。
次に、第一の下位プロセッサ11から上位プロセッサ10へ
情報を送出する場合には、第一の下位プロセッサ11は送
信要求フラグをプロセッサインタフェイス111に指示す
る。一方、上位プロセッサ10は周期的に第一の下位プロ
セッサ11から第ｎの下位プロセッサ1nまでの送信要求フ
ラグを上位プロセッサ監視制御用バス21を介して監視し
ており、第一の下位プロセッサ11の送信要求フラグを確
認すると、上位プロセッサバス20、上位プロセッサ監視
制御用バス21および下位プロセッサバス22を経由して第
一の下位プロセッサ11のプロセッサインタフェイス111
に送信命令を送信した後に、上位プロセッサ監視制御用
バス21を閉塞する。上位プロセッサ10からの送信命令を
受信したプロセッサインタフェイス111はプロセッサ112
に対し割込線113を介して割込むと、プロセッサ112はプ
ロセッサインタフェイス111から通信の方向情報（この
場合には第一の下位プロセッサ11から上位プロセッサ10
の方向）を読み取り、第一の下位プロセッサ11は通信用
メモリ31にデータを書込む。上位プロセッサ10は上位プ
ロセッサ監視制御用バス21を閉塞した後に通信用メモリ
31へのデータ書込み情報を監視する動作に移行するが、
データ書込み速度は第一の下位プロセッサ11の処理能力
に依存するので、上位プロセッサ10は下位プロセッサバ
ス22を使用しない作業を行うことができる。上位プロセ
ッサ10は通信用メモリ31の状態監視によりデータ書込み
を検知し、上位プロセッサバス20を介してデータを読み
取り、その後に通信用メモリ31の状態監視によりデータ
をすべて読み出したことを判断し、第一の下位プロセッ
サ11の下位プロセッサバス占有権（すなわち、第一の下
位プロセッサ11への割込み）を解除して上位プロセッサ
監視制御用バスの閉塞も解除した初期状態に復帰する。
情報を送出する場合には、第一の下位プロセッサ11は送
信要求フラグをプロセッサインタフェイス111に指示す
る。一方、上位プロセッサ10は周期的に第一の下位プロ
セッサ11から第ｎの下位プロセッサ1nまでの送信要求フ
ラグを上位プロセッサ監視制御用バス21を介して監視し
ており、第一の下位プロセッサ11の送信要求フラグを確
認すると、上位プロセッサバス20、上位プロセッサ監視
制御用バス21および下位プロセッサバス22を経由して第
一の下位プロセッサ11のプロセッサインタフェイス111
に送信命令を送信した後に、上位プロセッサ監視制御用
バス21を閉塞する。上位プロセッサ10からの送信命令を
受信したプロセッサインタフェイス111はプロセッサ112
に対し割込線113を介して割込むと、プロセッサ112はプ
ロセッサインタフェイス111から通信の方向情報（この
場合には第一の下位プロセッサ11から上位プロセッサ10
の方向）を読み取り、第一の下位プロセッサ11は通信用
メモリ31にデータを書込む。上位プロセッサ10は上位プ
ロセッサ監視制御用バス21を閉塞した後に通信用メモリ
31へのデータ書込み情報を監視する動作に移行するが、
データ書込み速度は第一の下位プロセッサ11の処理能力
に依存するので、上位プロセッサ10は下位プロセッサバ
ス22を使用しない作業を行うことができる。上位プロセ
ッサ10は通信用メモリ31の状態監視によりデータ書込み
を検知し、上位プロセッサバス20を介してデータを読み
取り、その後に通信用メモリ31の状態監視によりデータ
をすべて読み出したことを判断し、第一の下位プロセッ
サ11の下位プロセッサバス占有権（すなわち、第一の下
位プロセッサ11への割込み）を解除して上位プロセッサ
監視制御用バスの閉塞も解除した初期状態に復帰する。
本発明は以上説明したように、上位プロセッサと下位プ
ロセッサ間のバスの中間点にバス制御機能が設けられ、
さらに下位プロセッサ管理機能とプロセッサ間通信を行
う機能が設けられているので、プロセッサ間通信のため
の特別な信号線を削減でき、かつプロセッサ間通信を行
うための複雑な手順およびインタフェイス条件を簡単化
できる効果がある。また、複数の下位プロセッサが上位
プロセッサとのプロセッサ間通信を要求した場合の下位
プロセッサの選択は上位プロセッサに決定権があり、信
号の衝突を防ぐことができる効果がある。
ロセッサ間のバスの中間点にバス制御機能が設けられ、
さらに下位プロセッサ管理機能とプロセッサ間通信を行
う機能が設けられているので、プロセッサ間通信のため
の特別な信号線を削減でき、かつプロセッサ間通信を行
うための複雑な手順およびインタフェイス条件を簡単化
できる効果がある。また、複数の下位プロセッサが上位
プロセッサとのプロセッサ間通信を要求した場合の下位
プロセッサの選択は上位プロセッサに決定権があり、信
号の衝突を防ぐことができる効果がある。
さらに、階層化された複数のプロセッサを有する分散制
御形蓄積プログラム電子交換機では上位プログラムの処
理能力が交換制御時間を左右するが、本発明では、下位
プロセッサが下位プロセッサバスを使用している場合で
も上位プロセッサは下位プロセッサバスに関係しない処
理を実行することができるので、交換接続時間を短縮す
ることができる効果がある。
御形蓄積プログラム電子交換機では上位プログラムの処
理能力が交換制御時間を左右するが、本発明では、下位
プロセッサが下位プロセッサバスを使用している場合で
も上位プロセッサは下位プロセッサバスに関係しない処
理を実行することができるので、交換接続時間を短縮す
ることができる効果がある。
第１図は本発明実施例方式の構成を示すブロック構成
図。 第２図は従来例方式の構成を示すブロック構成図。 10……上位プロセッサ、11〜1n……下位プロセッサ、20
……上位プロセッサバス、21……上位プロセッサ監視制
御用バス、22……下位プロセッサバス、24……プロセッ
サ間通信要求信号線、25……制御線、30……バス制御回
路、31……通信用メモリ、111……プロセッサインタフ
ェイス、112……プロセッサ、113……割込線。
図。 第２図は従来例方式の構成を示すブロック構成図。 10……上位プロセッサ、11〜1n……下位プロセッサ、20
……上位プロセッサバス、21……上位プロセッサ監視制
御用バス、22……下位プロセッサバス、24……プロセッ
サ間通信要求信号線、25……制御線、30……バス制御回
路、31……通信用メモリ、111……プロセッサインタフ
ェイス、112……プロセッサ、113……割込線。
Claims (1)
- 【請求項１】上位プロセッサと、この上位プロセッサに
バスを介して接続される複数の下位プロセッサとを備え
た分散制御方式において、 前記上位プロセッサと下位プロセッサとの間にバス制御
回路を設け、 このバス制御回路は、上位プロセッサとの間を上位プロ
セッサバスで、前記下位プロセッサとの間を下位プロセ
ッサバスでそれぞれ接続され、また、前記複数の下位プ
ロセッサに共通に設けられ前記上位プロセッサと下位プ
ロセッサとの間で授受されるデータを一時記憶する通信
用メモリを備え、 前記上位プロセッサバスは上位プロセッサ監視制御用バ
スの一端および前記通信用メモリの一端に接続され、 また、前記下位プロセッサバスは前記上位プロセッサ監
視制御用バスの他端および前記通信用メモリの他端に接
続され、 前記上位プロセッサから前記下位プロセッサのいずれか
に情報を送出する場合、 前記上位プロセッサは、 受信命令信号を前記上位プロセッサバス、上位プロセッ
サ監視制御用バスおよび下位プロセッサバスを経由して
前記下位プロセッサに送出し、 その後前記上位プロセッサ監視制御用バスを閉塞し、前
記上位プロセッサバスを介して送信情報内容を前記通信
用メモリに書込み、 前記受信命令信号を受けた下位プロセッサは、 前記下位プロセッサバスを介して前記通信用メモリへの
情報書込みを確認し、書込まれた情報内容を読出し、 さらに前記上位プロセッサは、前記通信用メモリの読み
出し情報を前記上位プロセッサバスを介して監視し、 前記通信用メモリの読み出し情報の監視により読出し終
了を検知した前記上位プロセッサは、前記下位プロセッ
サのバス占有権を解除すると共に前記上位プロセッサ監
視制御用バスの閉塞を解除して初期状態に復帰させるこ
とを特徴とする分散制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294399A JPH0760425B2 (ja) | 1985-12-26 | 1985-12-26 | 分散制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294399A JPH0760425B2 (ja) | 1985-12-26 | 1985-12-26 | 分散制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62152062A JPS62152062A (ja) | 1987-07-07 |
| JPH0760425B2 true JPH0760425B2 (ja) | 1995-06-28 |
Family
ID=17807231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294399A Expired - Lifetime JPH0760425B2 (ja) | 1985-12-26 | 1985-12-26 | 分散制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760425B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117619A (ja) * | 1982-12-24 | 1984-07-07 | Omron Tateisi Electronics Co | デ−タ転送処理装置 |
| JPS60182834A (ja) * | 1984-03-01 | 1985-09-18 | Toshiba Corp | コンピユ−タシステム |
-
1985
- 1985-12-26 JP JP60294399A patent/JPH0760425B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62152062A (ja) | 1987-07-07 |
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