JPH076082A - アドレス生成装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は少なくとも１つのアドレスレジスタ
８により異なる２つのアドレスを生成し、これらのアド
レスを第１のデータメモリ１、及び第２のデータメモリ
４のアドレスとすることにより、データ転送を効率よく
行うアドレス生成装置を提供することを目的とする。 【構成】 本発明は、命令を解析するインストラクショ
ンレジスタ２０と、アドレス情報を格納するアドレスレ
ジスタ８と、インストラクションレジスタ２０で解析さ
れた命令コードの情報に基づいてアドレスを生成する第
１のアドレスアロケーションユニット７と、インストラ
クションレジスタ２０の命令コードに基づいて、第１の
アドレスアロケーションユニット７、及び第２のアドレ
スアロケーションユニット１０のアドレスを変換する第
１のアドレス出力ユニット２２、及び第２のアドレス出
力ユニット２３と、を備えることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個のデータメモリ
を有し、そのデータメモリの内容を基にして演算処理を
行なうディジタル計算機に関し、特にデータメモリのア
ドレスを指定するアドレス生成装置に関する。

【０００２】

【従来の技術】半導体技術、マイクロプロセッサアーキ
テクチャなどの進歩により、プロセッサのメモリ空間を
プログラムメモリ空間とデータメモリ空間に分割し、命
令実行の高速化を図るハーバードアーキテクチャを採用
したＲＩＳＣプロセッサ、ディジタルシグナルプロセッ
サ（以下ＤＳＰと称する。）等の実用化が進んでいる。

【０００３】特にＤＳＰに関しては、ワンチップ上で容
易に実現でき、斯るＤＳＰによる処理は、アナログ信号
処理に比較して高精度処理が可能であり、またパラメー
タの設定によりフィルタ特性などの任意の特性を安定し
て均一に得られる。さらにＤＳＰの使用により、アナロ
グ構成に比べて部品の精度に起因する微調整を行うこと
が不要であるなどの特徴を有しており、急速に普及が進
んでいる。このＤＳＰの応用範囲は、音声信号処理、通
信信号処理、計測信号処理、画像信号処理、音響処理等
のディジタル信号処理の幅広い分野において利用されて
いる。

【０００４】ＤＳＰで前述のディジタル信号処理を行う
場合には、式（１）に示すように、

【０００５】

【数１】

【０００６】の係数（式（１）中のａｉ、ｂｉに相当）
とデータ（式（１）中のｘｉ、ｙｉに相当）との積和演
算が大半であり、データはデータメモリに格納されてお
り、一方係数は予めデータメモリにイミディエートデー
タとして書き込まれており、斯る積和演算を行なうディ
ジタル計算機が特開昭６３−３０３４５２号公報に開示
されている。

【０００７】図９は、従来のディジタル計算機における
アドレス生成装置の概略構成図である。

【０００８】図９における１はデータなどが格納されて
いる第１のデータメモリ、２は第１のデータメモリ１の
アドレスを指定する信号が通る第１のアドレスバス、３
は第１のデータメモリ１のデータの交信を行う第１のデ
ータバス、４は演算に用いる係数などが格納されている
第２のデータメモリ、５は第２のデータメモリ４のアド
レスを指定する信号が通る第２のアドレスバス、６は後
述するアキュムレータ１６と第２のデータメモリ４との
データ交信を行う第２のデータバス、７は第１のデータ
メモリ１のアドレスを指定する第１のアドレスアロケー
ションユニット、８は第１のアドレスアロケーションユ
ニット７で生成されるアドレスの基となるアドレス値が
格納されている第１のアドレスレジスタ、９は第１のア
ドレスレジスタ８と共に用いられ、第１のアドレスレジ
スタ８のアドレス値に対する増減値が格納されている第
１のオフセットレジスタ、１０は第２のデータメモリ４
のアドレスを指定する第２のアドレスアロケーションユ
ニット、１１は第２のアドレスアロケーションユニット
１０で生成されるアドレスの基となるアドレス値が格納
されている第２のアドレスレジスタ、１２は第２のアド
レスレジスタ１１と共に用いられ、第２のアドレスレジ
スタ１１のアドレス値に対する増減値が格納されている
第２のオフセットレジスタ、１３及び１４は第１のデー
タバス３、或るいは第２のデータバス６を介して送られ
るデータに基づいて第１のデータメモリ１、或るいは第
２のデータメモリ４の値を読み出して格納する第１及び
第２のデータレジスタ、１５は第１のデータレジスタ１
３、及び第２のデータレジスタ１４のデータ値の乗算を
行う乗算器、１６は乗算器１５で乗算された結果を蓄え
るアキュムレータ、１７はＤＳＰのクロックパルス波と
なるシステムクロック、１８は次に実行されるプログラ
ムのアドレスが格納されているプログラムカウンタ、１
９は命令コードなどのプログラムが格納されているプロ
グラムメモリ、２０は命令コードが格納され、解析され
るインストラクションレジスタ、２１はプログラムデー
タの転送を行うプログラムバスである。

【０００９】図１０は、データメモリを用いて演算を行
う命令を含むプログラムである。

【００１０】図１０におけるｎ−９，・・・・，ｎ−１，
ｎ，ｎ＋１，ｎ＋２はプログラムメモリ１９のアドレス
を示し、枠内はアドレスに対応するプログラムを示して
いる。また、Ａ０、Ａ１、Ｃ０、Ｃ１、Ｒ０、Ｒ１、及
びＡｃｃはそれぞれ第１のアドレスレジスタ８、第２の
アドレスレジスタ１１、第１のオフセットレジスタ９、
第２のオフセットレジスタ１２、第１のデータレジスタ
１３、第２のデータレジスタ１４、及びアキュムレータ
１６を示している。

【００１１】ｎ−９番地の＜ｌｏａｄ Ａ０，２０００
Ｈ＞、ｎ−７番地の＜ｌｏａｄ Ｃ０，２００Ｈ＞、ｎ
−５番地の＜ｌｏａｄ Ａ１，２０００Ｈ＞、ｎ−３番
地の＜ｌｏａｄ Ｃ１，１００Ｈ＞は、それぞれレジス
タＡ０，Ｃ０，Ａ１，Ｃ１に命令コードが格納されてい
るアドレスの次のアドレス、例えばｎ−９番地の場合
は、ｎ−８番地に格納されているデータを格納する命令
であることを意味する機械語である。

【００１２】ｎ−１番地の＜ｍｏｖｅ Ｒ０，(Ａ０)＞
は第１のアドレスレジスタ８に示されるアドレスの内容
を第１のデータレジスタ１３に転送する命令であること
を意味する機械語、ｎ番地の＜ｍｏｖｅ Ｒ１，(Ａ１
＋Ｃ１)＞は第２のアドレスレジスタ１１に示されるア
ドレスと第２のオフセットレジスタ１２に示されるアド
レスの和が示すアドレスに格納されている内容を第２の
データレジスタ１４に転送する命令であることを意味す
る機械語、ｎ＋１番地の＜ｍａｃ Ｒ０，Ｒ１＞は第１
のデータレジスタ１３の内容と第２のデータレジスタ１
４の内容を乗算し、アキュムレータ１６の内容と累積加
算をする命令であることを意味する機械語、＜ｍｏｖｅ
(Ａ０＋Ｃ０)，Ａｃｃ＞はアキュムレ−タ１６の内容
を第１のアドレスレジスタ８に示されるアドレスと第１
のオフセットレジスタ１２に示されるアドレスの和が示
すアドレスに転送する命令であることを意味する機械語
である。

【００１３】図１１は図９に示したディジタル計算機に
おいて図１０に示したプログラムを動作させた場合のタ
イミングチャートである。ＣＬＫはシステムクロック１
７の波形、ＰＣＱはプログラムカウンタ１８から出力さ
れる波形、ＩＲＱはインストラクションレジスタ２０か
ら出力される命令コードの波形、ＡＲ０は第１のアドレ
スレジスタ８から出力されるアドレスの波形、ＡＲ１は
第２のアドレスレジスタ１１から出力されるアドレスの
波形、ＣＲ０は第１のオフセットレジスタ９から出力さ
れるアドレスの波形、ＣＲ１は第２のオフセットレジス
タ１２から出力されるアドレスの波形、ＡＡＬＵ０は第
１のアドレスアロケーションユニット７で生成されるア
ドレスの波形、ＡＡＬＵ１は第２のアドレスアロケーシ
ョンユニット１０で生成されるアドレスの波形、ＸＲ０
は第１のデータレジスタ１３の波形、ＸＲ１は第２のデ
ータレジスタ１４の波形、ＡＣＣＲはアキュムレータ１
６の内容を示す波形である。

【００１４】ここで、第１のアドレスレジスタ８の内容
は２０００Ｈ、第１のオフセットレジスタ９の内容は２
００Ｈ、第２のアドレスレジスタ１１の内容は２０００
Ｈ、第２のオフセットレジスタ１２の内容は１００Ｈ、
データメモリの２０００Ｈ番地の内容は５００、データ
メモリの２１００Ｈ番地の内容は３０、アキュムレータ
１６の内容は５０００であるものとし、以下順次、プロ
グラムの流れに従って説明する。

【００１５】図１０に示される命令＜ｌｏａｄ Ａ０，
２０００Ｈ＞のアドレスｎ−９がＣＬＫの立ち上がり
（以下ＣＬＫと称する。）Ａに同期してプログラムカウ
ンタ１８に入る。プログラムカウンタ１８にアドレスｎ
−９が入るとプログラムメモリ１９からは命令コードが
出力され、その命令コードがインストラクションレジス
タ２０においてＣＬＫ Ｂに同期してインストラション
レジスタ２０に読み込まれると同時に、インストラクシ
ョンレジスタ２０は命令コード＜ｌｏａｄ Ａ０，２０
００Ｈ＞が第１のアドレスレジスタ８に２０００Ｈを格
納する命令であることを解読し、さらにプログラムカウ
ンタ１８の値がｎ−８に更新される。

【００１６】また、ＣＬＫ Ｃに同期して、プログラム
メモリ１９のｎ−８番地に格納されているデータ＜２０
００Ｈ＞がプログラムバス２１を介して、第１のアドレ
スレジスタ８に格納される。

【００１７】以下同様に、Ｃ０レジスタに＜２００Ｈ
＞、Ａ１レジスタに＜２０００Ｈ＞、Ｃ１レジスタに＜
１００Ｈ＞が格納される。

【００１８】命令＜ｍｏｖｅ Ｒ０，(Ａ０)＞のアドレ
スｎ−１がＣＬＫ Ｄに同期してプログラムカウンタ１
８に入る。プログラムカウンタ１８にアドレスｎ−１が
入るとプログラムメモリ１９からは命令コードが出力さ
れ、その命令コードがインストラクションレジスタ２０
においてＣＬＫ Ｄに同期してインストラクションレジ
スタ２０に読み込まれる。

【００１９】次にＣＬＫ Ｅに同期してプログラムカウ
ンタ１８の値がｎに更新されると同時に、インストラク
ションレジスタ２０は命令コード＜ｍｏｖｅ Ｒ０，
(Ａ０)＞は第１のアドレスレジスタ８に示されるアドレ
スに従って、第１のデ−タメモリ１に格納されているデ
ータを第１のデ−タレジスタ１３に転送する命令である
ことを解読する。

【００２０】また、ＣＬＫ Ｆに同期して、アドレスｎ
番地に格納されている命令コード＜ｍｏｖｅ Ｒ１，
(Ａ１＋Ｃ１)＞がインストラクションレジスタ２０に読
み込まれ、解読される。更に、命令コード＜ｍｏｖｅ
Ｒ０，(Ａ０)＞が実行される。以下命令の実行について
説明する。

【００２１】インストラクションレジスタ２０において
解読された命令は、コントロール信号（明示せず）を介
して、第１のアドレスアロケーションユニット７に伝達
される。第１のアドレスアロケーションユニット７は、
ＣＬＫ Ｆに同期して、第１のアドレスレジスタ８から
アドレス＜２０００Ｈ＞を読みだし、第１のアドレスバ
ス２上に出力する。第１のアドレスバス２上のアドレス
が確定すると、第１のデ−タメモリ１は、上記アドレス
に格納されているデータ＜５００＞を第１のデータバス
３に出力する。第１のデータレジスタ１３は、ＣＬＫ
Ｇに同期して、第１のデータバス３上の内容＜５００＞
を読み込む。従って、第１のデータレジスタ１３には、
第１のデータメモリ１の２０００Ｈ番地に格納されてい
るデータ＜５００＞が格納される。また、第２のアドレ
スアロケーションユニット１０は、第２のアドレスレジ
スタ１１からアドレス＜２０００Ｈ＞を読み出し、更に
第２のオフセットレジスタ１２からアドレス＜１００Ｈ
＞を読み出し、上記２つのアドレスを加え、アドレス＜
２１００Ｈ＞として第２のアドレスバス５上に出力す
る。

【００２２】第２のアドレスバス５上のアドレスが確定
すると、第２のデ−タメモリ４は、上記アドレスに格納
されているデータ＜３０＞を第２のデータバス６に出力
する。第２のデータレジスタ１４は、ＣＬＫ Ｈに同期
して、第２のデータバス６上の内容＜３０＞を読み込
む。従って、第２のデータレジスタ１４には、第２のデ
ータメモリ４の２１００Ｈ番地に格納されているデータ
＜３０＞が格納される。

【００２３】ＣＬＫ Ｉに同期して、命令＜ｍａｃ Ｒ
０，Ｒ１＞が実行される。インストラクションレジスタ
２０において解読された命令は、乗算命令であるので、
乗算器１５において第１のデータレジスタ１３の内容＜
５００＞と第２のデータレジスタ１４の内容＜３０＞が
読み込まれ、乗算が行われ、乗算結果＜１５０００＞が
計算結果としてアキュムレータ１６に蓄積される。この
演算結果は、既にアキュムレータ１６に格納されている
データ＜５０００＞と加算され、アキュムレ−タ１６に
データ＜２００００＞として格納される。

【００２４】次に、ＣＬＫ Ｊに同期して、命令＜ｍｏ
ｖｅ (Ａ０＋Ｃ０)，Ａｃｃ＞が実行される。インスト
ラクションレジスタ２０において解読された命令が第１
のアドレスアロケーションユニット７に伝達されると第
１のアドレスアロケーションユニット７は、第１のアド
レスレジスタ８からアドレス＜２０００Ｈ＞を読み出
し、更に第１のオフセットレジスタ９からアドレス＜２
００Ｈ＞を読み出し、上記２つのアドレスを加え、アド
レス＜２２００Ｈ＞として第１のアドレスバス２上に出
力する。

【００２５】一方、アキュムレ−タ１６は、蓄えられて
いるデータ＜２００００＞を第１のデータバス３上に出
力する。第１のアドレスバス２上のアドレス＜２２００
Ｈ＞及び第１のアドレスバス２上のデータ＜２００００
＞が確定すると、第１のデ−タメモリ４は、上記アドレ
スの該当する領域にデータ＜２００００＞を格納する。
従って、第１のデータメモリ１の２２００Ｈ番地のデー
タは＜２００００＞となる。

【００２６】

【発明が解決しようとする課題】上述のような積和演算
を実行する場合には、データが格納されている第１のデ
ータメモリ１のアドレスと、係数などが格納されている
第２のデータメモリ４のアドレスを夫々アドレスレジス
タに格納しておき、そのアドレス情報を用いて第１のデ
ータメモリ１、及び第２のデータメモリ４からデータレ
ジスタにデータを読み込んだ後に、乗算器において演算
することが行われている。

【００２７】従って、これらの演算を行うには、予めア
ドレスレジスタに該当するアドレス情報を格納しておく
必要があった。通常、このようなアドレス情報はプログ
ラムメモリ２０上にイミディエートデータとして格納さ
れているため、１つのアドレスレジスタにアドレス情報
を格納するのに１命令サイクル必要となり、アドレスレ
ジスタの設定に多くの時間を必要としていた。

【００２８】一方、データと係数などによる累積乗算
は、１命令サイクルで実行可能なハードウェアが供給さ
れているため、乗算を行う際には実際の乗算時間に比べ
て乗算に用いるデータや係数をデータレジスタに格納す
る時間が多くなり、効率よく演算を行うことが難しくな
るという問題点があった。

【００２９】そこで、本発明は前述の問題点に鑑みて為
されたものであり、１つのアドレスレジスタにより、２
つのアドレスアロケーションユニットの各々のアドレス
設定を可能とするアドレス生成装置を提供することを目
的とする。

【００３０】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明のアドレス生成装置は、アドレス情報を格
納するアドレスレジスタと、アドレスレジスタの増減値
が格納されているオフセットレジスタと、アドレスレジ
スタ及びオフセットレジスタのアドレス値からアドレス
を生成する第１のアドレスアロケーションユニットと、
アドレスレジスタ及びオフセットレジスタのアドレス値
から第２のアドレスを生成する第２のアドレスアロケー
ションユニットと、第１及び第２のアドレスアロケーシ
ョンユニットに対して、アドレスレジスタ、及びオフセ
ットレジスタの選択情報が格納されているステータスレ
ジスタと、第１のアドレスアロケーションユニットが出
力するアドレス情報を選択的に出力する第１のアドレス
出力ユニットと、第２のアドレスアロケーションユニッ
トが出力するアドレス情報を選択的に出力する第２のア
ドレス出力ユニットと、を備えることにより、第１のデ
ータメモリ、及び第２のデータメモリのアドレスを１組
のアドレスレジスタ、及びオフセットレジスタにより生
成する機能を有する。

【００３１】

【作用】上述の手段によれば、データメモリに対してア
クセスを行う命令がプログラムメモリからインストラク
ションレジスタに読み出されると、インストラクション
レジスタは命令の解読を行う。前記命令実行時には、イ
ンストラクションレジスタのアドレス選択情報により、
アドレス出力ユニットにて生成するアドレスを決定する
ことにより、少なくとも１組のアドレスレジスタにより
２組のアドレス情報を生成する。

【００３２】

【実施例】

［第１の実施例］図１は本発明のアドレス生成装置を備
えたディジタル計算機の第１の実施例の概略構成図を示
し、同図において、従来例に示す図９と同一機能を有す
るものについては、同一番号を付し、その説明は省略す
る。

【００３３】本発明が従来例と異なる点は、第１のアド
レス出力ユニット２２を第１のアドレスアロケーション
ユニット７と第１のデータメモリ１との間に、更に第２
のアドレス出力ユニット２３を第２のアドレスアロケー
ションユニット１０と第２のデータメモリ４との間に設
けたことである。而して、第１のアドレス出力ユニット
２２及び第２のアドレス出力ユニット２３はインストラ
クションレジスタ２０において解読された命令コードに
応じて、第１のアドレスアロケーションユニット７及び
第２のアドレスアロケーションユニット１０から出力さ
れるアドレス情報をゲートする機能を有しており、第１
のアドレス出力ユニット２２は、第１のデータメモリ１
及び第２のデータメモリ４への全てのアドレス空間にア
クセスすることを可能とし、第２のアドレス出力ユニッ
ト２３は、第１のアドレスアロケーションユニット２２
が第１のデータメモリ１にアクセスすると同時に、第２
のアドレスアロケーションユニット２３がデータのアク
セスを行う場合に、第２のデータメモリ４のアドレスを
指定し、データ転送を効率よく行うためにアドレスを設
定するものである。

【００３４】尚、第１の実施例においては、第１のデー
タメモリ１のアドレス空間は０〜３ＦＦＦＨ、第２のデ
ータメモリ４のアドレス空間は４０００Ｈ〜７ＦＦＦＨ
とする。ここで、ＸＸＸＸＨは１６進数を表している。

【００３５】図２は本発明のアドレス生成装置を備えた
ディジタル計算機のプログラムの一例を示し、＜ｍｏｖ
ｅ Ｒ０，（Ａ０），Ｒ１，（Ａ０＋Ｃ０）＞は、Ａ０
に示されるアドレスに格納されているデータをＲ０レジ
スタに転送すると同時に、Ａ０＋Ｃ０に示されるアドレ
スに格納されているデータをＲ１レジスタに転送する命
令であることを意味する機械語である。

【００３６】図３は、図２に示すプログラムを実行した
場合のタイミングチャ−トを示し、同図において、従来
例に示す図１１と同一機能の波形については、同一番号
を付し、その説明は省略する。

【００３７】ＡＯＵＴ０は第１のアドレス出力ユニット
２２から出力される第１のアドレスの波形、ＡＯＵＴ１
は第２のアドレス出力ユニット２３から出力される第２
のアドレスの波形である。

【００３８】図４はインストラクションレジスタ２０に
おける命令コードの内容、及び図２に示されたプログラ
ムが実行された場合の命令コードの一部を示す。ＡＲＳ
０、ＡＲＳ１はそれぞれ２ビット構成であり、ＡＲＳ
０、及びＡＲＳ１が０の場合には第１のアドレスアロケ
ーションユニット７、及び第２のアドレスアロケーショ
ンユニット１０は第１のアドレスレジスタ８の値を選択
し、一方ＡＲＳ０、及びＡＲＳ１が１の場合には第１の
アドレスアロケーションユニット７、及び第２のアドレ
スアロケーションユニット１０は第２のアドレスレジス
タ１１の値を選択し、ＡＲＳ０、及びＡＲＳ１が２の場
合には第１のアドレスアロケーションユニット７、及び
第２のアドレスアロケーションユニット１０は第１のア
ドレスレジスタ８の値と第１のオフセットレジスタ９の
値の和のアドレスを選択し、ＡＲＳ０、及びＡＲＳ１が
３の場合には第１のアドレスアロケーションユニット
７、及び第２のアドレスアロケーションユニット１０は
第２のアドレスレジスタ１１の値と第２のオフセットレ
ジスタ９の値の和のアドレスを選択することを意味す
る。また、ＤＭは命令コードがデュアルデータ転送命令
か否かを意味しており、ＤＭが１の場合はデュアルデー
タ転送命令である。

【００３９】図５は第１のアドレス出力ユニット２２の
概略構成図である。２２１は第１のデータメモリ１のメ
モリ空間領域に格納されているアドレスを指定するアド
レス領域指定部、２２２は命令コードのＤＭ信号がデュ
アルデータ転送命令である場合には、第１のアドレスア
ロケーションユニット７が出力するアドレスがアドレス
領域指定部２２１の範囲に属するか否かの判定を行うア
ドレス領域判定部、２２３はアドレス領域判定部２２２
が第１のアドレスアロケーションユニット７が出力する
アドレスを範囲外と判定した場合には、新たにアドレス
を生成するアドレス変換部である。

【００４０】図６は第２のアドレス出力ユニット２３の
概略構成図である。その機能は第１のアドレス出力ユニ
ット２２と同一である。

【００４１】図２に示すプログラムを図１に示すディジ
タル計算機の動作を図３のタイミングチャートに従って
説明する。尚、第１のアドレスレジスタ８及び第１のオ
フセットレジスタ９へのアドレス情報の格納は、従来例
と同じであるので省略する。

【００４２】ＣＬＫ Ｋに同期して、プログラムカウン
タ１８の値がｎに更新される。ＣＬＫ Ｌに同期して、
インストラクションレジスタ２０はプログラムメモリ１
９のｎ番地に格納されている命令コード＜ｍｏｖｅ Ｒ
０，（Ａ０），Ｒ１，（Ａ０＋Ｃ０）＞を読み込み、命
令コードがデュアルデータ転送命令（Ａ０レジスタに示
されるアドレスに格納されているデータをデータレジス
タＲ０に転送すると同時に、Ａ０レジスタに格納されて
いるアドレスとＣ０レジスタに格納されているアドレス
の和の値をアドレス情報とし、そこに格納されているデ
ータをデータレジスタＲ１に転送すること）であると解
読する。さらに、プログラムカウンタ１８の値がｎ＋１
に更新される。

【００４３】第１のアドレスアロケーションユニット７
は、命令コードからアドレス選択情報ＡＲＳ０を読み取
る。命令コードから読み取られたアドレス選択情報ＡＲ
Ｓ０は、Ａ０レジスタに格納された値＜２０００Ｈ＞を
第１のアドレスアロケーションユニット７の出力情報と
することを意味するため、第１のアドレスアロケーショ
ンユニット７は、ＡＡＬＵ０の値として＜２０００Ｈ＞
を出力する。

【００４４】第２のアドレスアロケーションユニット１
０は、命令コードからアドレス選択情報ＡＲＳ１を読み
取る。命令コードから読み取られたアドレス選択情報Ａ
ＲＳ１は、Ａ０レジスタに格納された値＜２０００Ｈ＞
とＣ０レジスタに格納された値＜２００Ｈ＞の和である
＜２１００Ｈ＞を第２のアドレスアロケーションユニッ
ト１０の出力情報とすることを意味するため、第２のア
ドレスアロケーションユニット１０は、ＡＡＬＵ１の値
として＜２２００Ｈ＞を出力する。

【００４５】一方、インストラクションレジスタ２０は
解読された命令コードがデュアルデータ転送命令である
ことを第１のアドレス出力ユニット２２及び第２のアド
レス出力ユニット２３に転送する。第１のアドレス出力
ユニット２２のアドレス領域指定部２２１には、既に第
１のデータメモリ１のアドレス領域を示すデータ（０−
３ＦＦＦＨ）が格納されている。アドレス領域判定部２
２２は、上記２つの情報により第１のアドレスアロケー
ションユニット７から出力されるアドレス＜２０００Ｈ
＞が第１のデータメモリ１のアドレス空間（０−３ＦＦ
ＦＨ）内に存在していると判定し、第１のアドレスアロ
ケーションユニット７の出力＜２０００Ｈ＞をそのま
ま、第１のアドレス出力ユニット２２の出力ＡＯＵＴ０
として＜２０００Ｈ＞を出力する。

【００４６】一方、第２のアドレス出力ユニット２３の
アドレス領域指定部２３１には、既に第２のデータメモ
リ４のアドレス領域を示すデータ（４０００Ｈ−７ＦＦ
ＦＨ）が格納されている。アドレス領域判定部２３２
は、上記２つの情報により第２のアドレスアロケーショ
ンユニット１０から出力されるアドレス値＜２２００Ｈ
＞が第２のデータメモリのアドレス空間（４０００Ｈ−
７ＦＦＦＨ）内に存在していないと判定し、その旨をア
ドレス変換部２３３に伝達する。アドレス変換部２３３
は、第２のアドレスアロケーションユニット１０から出
力されるアドレス値＜２２００Ｈ＞を第２のデータメモ
リ４のアドレス空間（４０００Ｈ〜７ＦＦＦＨ）の該当
するアドレス＜６２００Ｈ＝２２００Ｈ＋４０００Ｈ＞
に変換し、出力する。

【００４７】第１のデータメモリ１、及び第２のデータ
メモリ４は、それぞれ第１のアドレスバス２、及び第２
のアドレスバス５のアドレスが確定すると、第１のデー
タバス３、及び第２のデータバス６は、指定されたアド
レスに格納されている値を各々第１のデータバス３、及
び第２のデータバス６上に出力する。ＣＬＫ Ｎに同期
して、第１のデータレジスタ１３は第１のデータバス３
の値＜５００＞を、第２のデータレジスタ１４は第２の
データバス６の値＜３０＞をそれぞれ取り込む。

【００４８】命令コード＜ｍａｃ Ｒ０，Ｒ１＞の動作
については、従来例と同じであるので、説明は省略す
る。インストラクションレジスタ２０において、命令コ
ード＜ｍｏｖｅ (Ａ０＋Ｃ０)，Ａｃｃ＞が解読される
と、インストラクションレジスタ２０はシングルデータ
転送命令であることを、第１のアドレスアロケーション
ユニット７に転送する。第１のアドレス出力ユニット２
２は、第１のアドレスアロケーションユニット７の出力
＜２２００Ｈ＞が、第１のデータメモリ１のアドレス空
間（０−３ＦＦＦＨ）内に存在していることを判定す
る。インストラクションレジスタ２０で解読された命令
は、シングルデータ転送命令であるので、第１のアドレ
ス出力ユニット２２は第１のデータメモリ１の空間にア
クセスするアドレスを指定する。従って、第１のアドレ
ス出力ユニット２２は、ＣＬＫ Ｏに同期して、第１の
アドレスアロケーションユニット７の出力＜２２００Ｈ
＞をそのまま、第１のデータメモリ４のアドレスとして
出力する。第１のデータメモリ１のアドレスが確定する
と、ＣＬＫ Ｐに同期して、アキュムレータ１６の値Ａ
ｃｃ＜２００００＞が第１のデータメモリの２２００Ｈ
番地に格納される。

【００４９】［第２の実施例］図７は本発明の第２の実
施例のディジタル計算機の概略構成図であり、同図にお
いて、従来例に示す図９と同一機能を有するものについ
ては、同一番号を付し、その説明は省略する。

【００５０】本発明が従来例、及び第１の実施例と異な
る点は、第１のアドレスマルチプレクサ２４を第１のア
ドレスレジスタ８と第１のアドレスアロケーションユニ
ット７との間に、また第１のオフセットマルチプレクサ
２５を第１のオフセットレジスタ９と第１のアドレスア
ロケーションユニット７との間に、第２のアドレスマル
チプレクサ２６を第２のアドレスレジスタ１１と第２の
アドレスアロケーションユニット１０との間に、更に第
２のオフセットマルチプレクサ２７を第２のオフセット
レジスタ１２と第２のアドレスアロケーションユニット
１０との間に夫々設けたことである。

【００５１】第１のアドレスマルチプレクサ２４、及び
第２のアドレスマルチプレクサ２６は、命令コードのア
ドレス選択情報に基づいて、第１のアドレスレジスタ
８、或るいは第２のアドレスレジスタ１１のいずれか一
方の出力を選択し、第１のオフセットマルチプレクサ２
５、及び第２のオフセットマルチプレクサ２７は、命令
コードのアドレス選択情報に基づいて、第１のオフセッ
トレジスタ９、或るいは第２のオフセットレジスタ１２
のいずれか一方の出力を選択する。

【００５２】図８は第２の実施例の内容を示すプログラ
ムである。

【００５３】インストラクションレジスタ２０におい
て、命令コード＜ｍｏｖｅ Ｒ０，（Ａ０），Ｒ１，
（Ａ１＋Ｃ１）＞が解読され、命令コードのＡＳＲ０を
０に、ＡＳＲ１を３に、ＤＭを１に設定する。命令コー
ド＜ｍｏｖｅ Ｒ０，（Ａ０），Ｒ１，（Ａ１＋Ｃ１）
＞が実行される場合について説明する。上記命令が実行
されると、第１のアドレスマルチプレクサ２４は命令コ
ードのＡＳＲ０を参照し、第１のアドレスレジスタ８の
出力ＡＲ０、或るいは第２のアドレスレジスタ１１の出
力ＡＲ１のいずれかを選択し、一方第１のオフセットマ
ルチプレクサ２５は命令コードのＡＳＲ０を参照し、第
１のオフセットレジスタ９の出力ＣＲ０、或るいは第２
のオフセットレジスタ１２の出力ＣＲ１のいずれかを選
択する。

【００５４】命令コードのＡＳＲ０は０であるので、第
１のアドレスマルチプレクサ２４は第１のアドレスレジ
スタ８の出力ＡＲ０を、第１のオフセットマルチプレク
サ２５は第１のオフセットレジスタ９の出力ＣＲ０を選
択する。インストラクションレジスタ２０の命令コード
＜ｍｏｖｅ Ｒ０，（Ａ０），Ｒ１，（Ａ１＋Ｃ１）＞
は、第１のアドレスレジスタ８に示されるアドレスの内
容を第１のデータレジスタ１３に格納することを意味し
ているので、第１のアドレスアロケーションユニット７
は、第１のアドレスマルチプレクサ２４の出力ＡＲ０を
出力する。また、ＡＳＲ１は３であるので、第２のアド
レスマルチプレクサ２６においては第２のアドレスレジ
スタ１１の出力ＡＲ１が選択され、第２のオフセットマ
ルチプレクサ２７においては第２のオフセットレジスタ
１２の出力ＣＲ０が選択される。第２のアドレスアロケ
ーションユニット１０は、第２のアドレスレジスタ１１
に示されるアドレスと第２のオフセットレジスタ１２に
示されるアドレスの和のアドレスとして出力する。

【００５５】以上の説明の如く、アドレス生成を効率よ
く行う機能を追加することにより、アドレスレジスタ、
及びオフセットレジスタに定数を読み込む命令を削減す
ることが可能となる。

【００５６】尚、本実施例においては、第１のアドレス
マルチプレクサ２４は第１のアドレスレジスタ８を、第
１のオフセットマルチプレクサ２４は第１のオフセット
レジスタ９を、第２のアドレスマルチプレクサ２６は第
２のアドレスレジスタ１１を、更に第２のオフセットマ
ルチプレクサ２７は第２のオフセットレジスタ１２を選
択するようにしたが、上記選択は命令コードの内容に応
じて任意に選択可能であり、また各アドレスマルチプレ
クサ、及び各オフセットマルチプレクサへの入力は２つ
に限定されるものではなく、少なくとも２つ以上の入力
より選択することができる。

【００５７】

【発明の効果】本発明は以上の説明から明らかなよう
に、アドレス出力ユニットを設けることにより、ステー
タスレジスタの内容に応じて、アドレス出力ユニットに
てアドレスを該当するデータメモリのアドレスに変換す
ることにより、１つのアドレスレジスタ、及び１つのオ
フセットレジスタにより２つの異なったアドレスを生成
することが可能となる。従って、データメモリのアドレ
スを指定するためにアドレスレジスタにアドレス情報を
読み込む命令を削減することができるため、演算の高速
化及びプログラム容量の削減が可能となる。

【００５８】更に、アドレスレジスタを複数設けて、命
令コードの内容に応じて、アドレスマルチプレクサ、及
びオフセットマルチプレクサにおいて選択することによ
り、様々な組み合わせのアドレスを生成することが可能
となり、命令の削減、及び効率化を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るアドレス生成装置
を備えたディジタル計算機の概略構成図

【図２】本発明のアドレス生成装置を備えたディジタル
計算機におけるデータ転送命令を含んだプログラムを示
す図

【図３】本発明のアドレス生成装置を備えたディジタル
計算機におけるデータ転送命令を実行した場合のタイミ
ングチャートを示す図

【図４】本発明の特徴である命令コードの内容を示す図

【図５】本発明の特徴である第１のアドレス出力ユニッ
トの構成図

【図６】本発明の特徴である第２のアドレス出力ユニッ
トの構成図

【図７】本発明の第２の実施例に係るアドレス生成装置
を備えたディジタル計算機の概略構成図

【図８】本発明のアドレス生成装置を備えたディジタル
計算機におけるデータ転送命令を含んだプログラムを示
す図

【図９】従来のアドレス生成装置を備えたディジタル計
算機の概略構成図

【図１０】従来のアドレス生成装置を備えたディジタル
計算機におけるデータ転送命令を含んだプログラムを示
す図

【図１１】従来のアドレス生成装置を備えたディジタル
計算機におけるデータ転送命令を実行した場合のタイミ
ングチャートを示す図

【符号の説明】

１ 第１のデータメモリ ２ 第１のアドレスバス ４ 第２のデータメモリ ５ 第２のアドレスバス ７ 第１のアドレスアロケーションユニット ８ 第１のアドレスレジスタ ９ 第１のオフセットレジスタ １０ 第２のアドレスアロケーションユニット １１ 第２のアドレスレジスタ １２ 第２のオフセットレジスタ ２０ インストラクションレジスタ ２２ 第１のアドレス出力ユニット ２３ 第２のアドレス出力ユニット ２４ 第１のアドレスマルチプレクサ ２５ 第１のオフセットマルチプレクサ ２６ 第２のアドレスマルチプレクサ ２７ 第２のオフセットマルチプレクサ

フロントページの続き (72)発明者 吉田 昭 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 命令を読み込み解読するインストラクシ
   ョンレジスタと、演算に用いるデータが格納されている
   第１のデータメモリと、該第１のデータメモリに格納さ
   れているデータとは異なるデータが格納されている第２
   のデータメモリと、前記第１のデータメモリのアドレス
   を生成する第１のアドレスアロケーションユニットと、
   前記第２のデータメモリのアドレスを生成する第２のア
   ドレスアロケーションユニットと、前記第１のアドレス
   アロケーションユニット、及び第２のアドレスアロケー
   ションユニットで生成されるアドレスの基となるアドレ
   スが格納されているアドレスレジスタと、前記第１のア
   ドレスアロケーションユニットが出力するアドレスを選
   択的に出力する第１のアドレス出力ユニットと、前記第
   ２のアドレスアロケーションユニットが出力するアドレ
   スを選択的に出力する第２のアドレス出力ユニットと、
   を備え、 データ転送時においては、前記インストラクションレジ
   スタで解読された命令コードのアドレス選択情報に基づ
   いて、前記第１のアドレス出力ユニットは前記第１のア
   ドレスアロケーションユニットによって出力された第１
   のデータメモリのアドレスを、また前記第２のアドレス
   出力ユニットは前記第２のアドレスアロケーションユニ
   ットによって出力された第２のデータメモリのアドレス
   を出力することによって前記第１のデータメモリ、及び
   第２のデータメモリのアドレスに該当する２組のアドレ
   スを生成することを特徴とするアドレス生成装置。
2. 【請求項２】 前記アドレスレジスタと対として用いら
   れ、前記アドレスレジスタの増減値が格納されているオ
   フセットレジスタを備え、前記第１のアドレスアロケー
   ションユニット、及び第２のアドレスアロケーションユ
   ニットは、前記アドレスレジスタ、及びオフセットレジ
   スタの出力に基づいてアドレスを生成することを特徴と
   する請求項１記載のアドレス生成装置。
3. 【請求項３】 命令を読み込み解読するインストラクシ
   ョンレジスタと、演算に用いるデータが格納されている
   第１のデータメモリと、該第１のデータメモリに格納さ
   れているデータとは異なるデータが格納されている第２
   のデータメモリと、前記第１のデータメモリのアドレス
   を生成する第１のアドレスアロケーションユニットと、
   前記第２のデータメモリのアドレスを生成する第２のア
   ドレスアロケーションユニットと、前記第１のアドレス
   アロケーションユニットで生成されるアドレスの基とな
   るアドレスが格納されている第１のアドレスレジスタ
   と、前記第２のアドレスアロケーションユニットで生成
   されるアドレスの基となるアドレスが格納されている第
   ２のアドレスレジスタと、前記第１のアドレスレジスタ
   と対として用いられ、前記第１のアドレスレジスタの増
   減値が格納されている第１のオフセットレジスタと、前
   記第２のアドレスレジスタと対として用いられ、前記第
   ２のアドレスレジスタの増減値が格納されている第２の
   オフセットレジスタと、前記第１のアドレスレジスタ、
   或るいは第２のアドレスレジスタの出力を選択する第１
   のアドレスマルチプレクサ、及び第２のアドレスマルチ
   プレクサと、前記第１のオフセットレジスタ、或るいは
   第２のオフセットレジスタの出力を選択する第１のオフ
   セットマルチプレクサ、及び第２のオフセットマルチプ
   レクサと、を備え、 前記インストラクションレジスタで解読された命令コー
   ドのアドレス選択情報に基づいて、前記第１のアドレス
   マルチプレクサ、及び第２のアドレスマルチプレクサ
   は、前記第１のアドレスレジスタ、或るいは第２のアド
   レスレジスタの出力を選択し、また前記第１のオフセッ
   トマルチプレクサ、及び第２のオフセットマルチプレク
   サは、前記第１のオフセットレジスタ、或るいは第２の
   オフセットレジスタの出力を選択することを特徴とする
   アドレス生成装置。