JPS5963767A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5963767A JPS5963767A JP57173167A JP17316782A JPS5963767A JP S5963767 A JPS5963767 A JP S5963767A JP 57173167 A JP57173167 A JP 57173167A JP 17316782 A JP17316782 A JP 17316782A JP S5963767 A JPS5963767 A JP S5963767A
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- JP
- Japan
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- conductive layer
- layer
- conductive
- concentration impurity
- impurity
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、スイッチング素子として使用される半導体
装置に関するものである。
装置に関するものである。
ＧａＡｓ （砒化ガリウム）をはじめとするいくつかの
化合物半導体を用いたスイッチング素子においては、そ
の物質中の電子の高移動度という特徴を生かし、また表
面反転層の形成がむずかしいために、金属−半導体接触
型電界効果トランジスタ（以下ＩＶＩＥｓＦＥＴと略称
する）が広く用いられている。この素子のスイッチング
時間はほぼ相互コンダクタンスの値に反比例し、ダート
・ソース間容量に比例する。
化合物半導体を用いたスイッチング素子においては、そ
の物質中の電子の高移動度という特徴を生かし、また表
面反転層の形成がむずかしいために、金属−半導体接触
型電界効果トランジスタ（以下ＩＶＩＥｓＦＥＴと略称
する）が広く用いられている。この素子のスイッチング
時間はほぼ相互コンダクタンスの値に反比例し、ダート
・ソース間容量に比例する。
ところで、素子のしきい値をある一定の値に固定して考
えると、チャネル部の不純物濃度分布としては、浅い位
置に高濃度の不純物を配する場合と、深い位置に低濃度
の不純物を配する場合、とが考えられる。前述の相互コ
ンダクタンスはほぼ不純物濃度に比例し、Ｐ−）・ソー
ス間容量は＃１は不純物濃度の平方根に反比例する。し
たがって、素子のスイッチング時間を短くするには、チ
ャネル内の浅い位置に高濃度の不純物を配する方が有利
である。
えると、チャネル部の不純物濃度分布としては、浅い位
置に高濃度の不純物を配する場合と、深い位置に低濃度
の不純物を配する場合、とが考えられる。前述の相互コ
ンダクタンスはほぼ不純物濃度に比例し、Ｐ−）・ソー
ス間容量は＃１は不純物濃度の平方根に反比例する。し
たがって、素子のスイッチング時間を短くするには、チ
ャネル内の浅い位置に高濃度の不純物を配する方が有利
である。
しかしながら、あまシにチャネル内の不純物濃度が高く
なると、電子の移動度が減少し、またダート金属−半樽
体間の良好な整流性接触特性が４４にくくなるため、か
えって素子の特性は悪化する。
なると、電子の移動度が減少し、またダート金属−半樽
体間の良好な整流性接触特性が４４にくくなるため、か
えって素子の特性は悪化する。
そのため、チャネル内の不純物濃度にはある最適の値が
存在する。
存在する。
ゆえに、素子のしきい値電圧を固定し、またリソグラフ
ィー上の制約からケ°−ト長の値を固定し！ て考えると、通常のＭｇ５ＦＥＴで得られるスイッチン
グ速度には限界がある。
ィー上の制約からケ°−ト長の値を固定し！ て考えると、通常のＭｇ５ＦＥＴで得られるスイッチン
グ速度には限界がある。
この関門は上記の点に鑑みなされたもので、スイッチン
グ速度を従来の限界以上に速くすることができる半導体
装置を提供することを目的とする。
グ速度を従来の限界以上に速くすることができる半導体
装置を提供することを目的とする。
以下この発明の実施例を図面を参照して説明する。
′＃Ｊ１図はこの発明の第１の実施例を示す図である。
この図において、ｌは半絶縁性ＧａＡｓ基板であり、こ
の基板１上には導電層２．３と半絶縁性領域４が形成さ
れる。導電層２は高濃１ψドナー不純物を有する＾専屯
率の導電層、導電層３は低濃度ドナー不純物を有する低
導電率の′４昨層である。
の基板１上には導電層２．３と半絶縁性領域４が形成さ
れる。導電層２は高濃１ψドナー不純物を有する＾専屯
率の導電層、導電層３は低濃度ドナー不純物を有する低
導電率の′４昨層である。
これらは、後述するダート電極下の４電層として設けら
れるもので、−４屯ノー３がダート電極下の浅い位置つ
まシ上方に位置し、その下つまりｒ−）電極下の深い位
置に導電層２が位置する。前記半絶縁性領域４は、これ
ら導電層２，３の周囲に位置する。この半絶縁性領域４
の表面部には、導電層３の両側において導電層５，６が
形成される。
れるもので、−４屯ノー３がダート電極下の浅い位置つ
まシ上方に位置し、その下つまりｒ−）電極下の深い位
置に導電層２が位置する。前記半絶縁性領域４は、これ
ら導電層２，３の周囲に位置する。この半絶縁性領域４
の表面部には、導電層３の両側において導電層５，６が
形成される。
この導電層５，６はソース・ドレイン領域としての導゛
市層であり、高濃度ドナー不純物を有する高導電率の４
成層である。そして、この４電層５゜６上にソース・ド
レイン電極７，８が形成される。
市層であり、高濃度ドナー不純物を有する高導電率の４
成層である。そして、この４電層５゜６上にソース・ド
レイン電極７，８が形成される。
一方、導電層３上に、はケ゛−ト電極９が形成される。
なお、このケ゛−ト電極９は導′亀層３，２と位置を光
分正確に合致させる必要がある。また、ケ゛−ト屯・１
歩９Ｆの前記導′亀層３は導電層５，６の厚さに比ベテ
５００〜１０００オングメトローム厚く形成される。し
かも、導電層３と導′亀層５，６の境界は充分急峻に作
成される。
分正確に合致させる必要がある。また、ケ゛−ト屯・１
歩９Ｆの前記導′亀層３は導電層５，６の厚さに比ベテ
５００〜１０００オングメトローム厚く形成される。し
かも、導電層３と導′亀層５，６の境界は充分急峻に作
成される。
このような装置は、たとえば第２図に示すようにして製
造される。
造される。
第２図（５）において、１は半絶縁性Ｇａ Ａｓ基板で
あり、まず、この基板１上の全面に気相エピタキシャル
成長法を用いて高＃度不純物堺電層１２および低濃度不
純物導電層１３を順次成長させる。
あり、まず、この基板１上の全面に気相エピタキシャル
成長法を用いて高＃度不純物堺電層１２および低濃度不
純物導電層１３を順次成長させる。
勿論、この結晶成長については、分子線エピタキシャル
成長法や液相エピタキシャル成長法を用いることも可能
である。
成長法や液相エピタキシャル成長法を用いることも可能
である。
次に、低濃度不純物導電層１３上の所定位置に第２図（
１３）に示すようにケ゛−ト電極９を形成する。
１３）に示すようにケ゛−ト電極９を形成する。
そして、このケ゛−ト電極９をマスクとして導電層１３
．１２に深くクロム（元素記号Ｃｒ）やパナノウム（元
素記号Ｖ）などの補償不純物をイオン注入法によシ打込
み、続けて浅くドナー不純物を高濃度に打込む。なお、
このドナー不純物はソース・ドレイン形成領域のみに打
込むものであり、したがってソース・ドレイン形成領域
周囲の非打込み領域はＰ−）領域と同様に図示しないマ
スク層で覆っておく。
．１２に深くクロム（元素記号Ｃｒ）やパナノウム（元
素記号Ｖ）などの補償不純物をイオン注入法によシ打込
み、続けて浅くドナー不純物を高濃度に打込む。なお、
このドナー不純物はソース・ドレイン形成領域のみに打
込むものであり、したがってソース・ドレイン形成領域
周囲の非打込み領域はＰ−）領域と同様に図示しないマ
スク層で覆っておく。
しかる後、熱処理を行って打込んだ不純物を活性化させ
る。この活性化によシ、ダート電極９下以外の領域の導
電層１２．１３は、補償不純物によって第２図（Ｑに示
すように半絶縁性領域４となシ、一方、Ｐ−）電極９下
の導電層１２．１３は導電層２，３として残る。また、
半絶縁性領域４の表面部にはドナー不純物によって導電
層３の両側において導電層５，６が形成される。なお、
この活性化の際、ダート電極９と半導体間の整流性接触
特性が劣化しないように、ケ゛−ト電極９には、耐熱性
のあるケ゛−ト電極材料（タングステン（元素記号Ｗ）
など）を用いる必要がある。
る。この活性化によシ、ダート電極９下以外の領域の導
電層１２．１３は、補償不純物によって第２図（Ｑに示
すように半絶縁性領域４となシ、一方、Ｐ−）電極９下
の導電層１２．１３は導電層２，３として残る。また、
半絶縁性領域４の表面部にはドナー不純物によって導電
層３の両側において導電層５，６が形成される。なお、
この活性化の際、ダート電極９と半導体間の整流性接触
特性が劣化しないように、ケ゛−ト電極９には、耐熱性
のあるケ゛−ト電極材料（タングステン（元素記号Ｗ）
など）を用いる必要がある。
最後に、導電層５，６上に、オーム性接触のソース・ド
レイン電極７，８を第２図（２）に示すように形成する
。
レイン電極７，８を第２図（２）に示すように形成する
。
このようにして製造される第１図の装置において、しき
い値電圧が正の、すなわちノーマリ−オフの素子を作製
するためには、導電層３のドナ・−不純物濃贋をＩ Ｘ
１０１７ｃＩｎ７３として導電層３の厚さは２０００
オングストロ一ム程度となる。この場合は、ケ゛−ト電
位をソース電位に等しくしだ状態（Ｐ−）電圧がＯｖ）
で導電層３はすべて空乏層化し、導電層５，６と導電層
２、延いては導電層５と導電層６は電気的に切り離され
る。一方、ケ゛−トをしだいに正にバイアスしていくと
、４電層３内の空乏層はしだいに後退して表面近傍だけ
になる。したがって、導電層５，６と導゛屯層２が導電
層３を通して電気的に接続され、導電Ｗ４５と導電層６
が電気的に接続される。ここで、導電層５゜６と２のド
ナー不純物濃度を１〜５ Ｘ ｌ ０１８α〔３と高く
しておくと、チャネルが導通した時のオン抵抗の値は、
導電層２を持たない通常のＭＥＳＦＥ’ｒに比較して非
常に低くなる。
い値電圧が正の、すなわちノーマリ−オフの素子を作製
するためには、導電層３のドナ・−不純物濃贋をＩ Ｘ
１０１７ｃＩｎ７３として導電層３の厚さは２０００
オングストロ一ム程度となる。この場合は、ケ゛−ト電
位をソース電位に等しくしだ状態（Ｐ−）電圧がＯｖ）
で導電層３はすべて空乏層化し、導電層５，６と導電層
２、延いては導電層５と導電層６は電気的に切り離され
る。一方、ケ゛−トをしだいに正にバイアスしていくと
、４電層３内の空乏層はしだいに後退して表面近傍だけ
になる。したがって、導電層５，６と導゛屯層２が導電
層３を通して電気的に接続され、導電Ｗ４５と導電層６
が電気的に接続される。ここで、導電層５゜６と２のド
ナー不純物濃度を１〜５ Ｘ ｌ ０１８α〔３と高く
しておくと、チャネルが導通した時のオン抵抗の値は、
導電層２を持たない通常のＭＥＳＦＥ’ｒに比較して非
常に低くなる。
以上のように、第１の実施例の装置においては、導電層
３内部の空乏層の法官により導電層５，６と導電ｊ−２
、処いては導電層５と６の接続をオン・オフするため、
相互コンダクタンスの値が通常のＭＥＳＦＥＴに比較し
て非常に大きくなる。一方、ケ°−ト・ソース間の容量
は通常のｆｖｌＥｓＦ”ＥＴに比較してほとんど増加せ
ず、そのため、スイッチング時間は非常に速くなる。ケ
゛−ト長および各導電層の不純物濃度々どによってもか
なシ異なるが、通常のΔ１ＥｓＮＥＴに比べてスイッチ
ング速度は数倍は速くすることが可能である。
３内部の空乏層の法官により導電層５，６と導電ｊ−２
、処いては導電層５と６の接続をオン・オフするため、
相互コンダクタンスの値が通常のＭＥＳＦＥＴに比較し
て非常に大きくなる。一方、ケ°−ト・ソース間の容量
は通常のｆｖｌＥｓＦ”ＥＴに比較してほとんど増加せ
ず、そのため、スイッチング時間は非常に速くなる。ケ
゛−ト長および各導電層の不純物濃度々どによってもか
なシ異なるが、通常のΔ１ＥｓＮＥＴに比べてスイッチ
ング速度は数倍は速くすることが可能である。
第１の実施例は、ソース側とドレイン側が対称の構造を
持つ装置について説明した。この装置においては、ｒ−
ト電極を正にバイアスしてチャネルを導通させた状態で
ドレイン電圧を上げていくと、空乏層がケ゛−トからド
レインの方向に向って延びるだめ、ドレイン電圧−電流
特性は通常のＩＶ１１！；ＳＦｈ；Ｔと同様の飽和特性
を示す、一方、第３図のこの発明の第２の実施例によれ
は、ドレイン電圧−電流特性の飽和特性は弱くなり、よ
り線形な特性に近くなる。すなわち、第３図においては
ドレイン領域としての導電層６の端と導電層２の端とが
ケ゛−ト電極９を外れた領域において＝ｆｔｉ層３の下
層部を介して重なるイー掌造としである。この構造によ
れば、導電層２とドレイン領域としての導電層６が導電
層３を介して常に接続きれている構造となり、ゆえに、
ドレイン電圧−電流特性の飽和特性は弱くなシ、よ＃）
勝形な特性に近くなる。
持つ装置について説明した。この装置においては、ｒ−
ト電極を正にバイアスしてチャネルを導通させた状態で
ドレイン電圧を上げていくと、空乏層がケ゛−トからド
レインの方向に向って延びるだめ、ドレイン電圧−電流
特性は通常のＩＶ１１！；ＳＦｈ；Ｔと同様の飽和特性
を示す、一方、第３図のこの発明の第２の実施例によれ
は、ドレイン電圧−電流特性の飽和特性は弱くなり、よ
り線形な特性に近くなる。すなわち、第３図においては
ドレイン領域としての導電層６の端と導電層２の端とが
ケ゛−ト電極９を外れた領域において＝ｆｔｉ層３の下
層部を介して重なるイー掌造としである。この構造によ
れば、導電層２とドレイン領域としての導電層６が導電
層３を介して常に接続きれている構造となり、ゆえに、
ドレイン電圧−電流特性の飽和特性は弱くなシ、よ＃）
勝形な特性に近くなる。
以上評述したようにこの発明の半導体装置においては、
上層低濃度不純物導電層と下層高儂度不純物導゛亀層と
をｒ−）電極下の導電層として形成し、前記低濃朋不純
物導電層の空乏層の深さを制御して、この導電層を介し
ての前記高濃戚不純物導電層に対する電気的接続を制御
することにより、前Ｗ＋ｐ低濃度不純物導電層両側のソ
ース・ドレイン領域としての２つの高濃度不純物導電層
相互の電気的接続を制御するようにしたので、ｉ１互コ
ンダクタンスが大きくなシ、スイッチング速度を極めて
速くすることができる。
上層低濃度不純物導電層と下層高儂度不純物導゛亀層と
をｒ−）電極下の導電層として形成し、前記低濃朋不純
物導電層の空乏層の深さを制御して、この導電層を介し
ての前記高濃戚不純物導電層に対する電気的接続を制御
することにより、前Ｗ＋ｐ低濃度不純物導電層両側のソ
ース・ドレイン領域としての２つの高濃度不純物導電層
相互の電気的接続を制御するようにしたので、ｉ１互コ
ンダクタンスが大きくなシ、スイッチング速度を極めて
速くすることができる。
第１図（１この発明の半導体装置の第１の実ｈＩＩｉ例
を示す断面図、第２図は第１の実施例の装置の製造方法
を示す断面図、第３図はこの発明の第２の実施例を示す
断面図である。 ２．３，５．６・・・導電層、９・・・グー）１１ｆ極
。 特許出願人 沖電気工業株式会社
を示す断面図、第２図は第１の実施例の装置の製造方法
を示す断面図、第３図はこの発明の第２の実施例を示す
断面図である。 ２．３，５．６・・・導電層、９・・・グー）１１ｆ極
。 特許出願人 沖電気工業株式会社
Claims (1)
- ｒ−）電圧に応じて空乏層が領域全体あるいは表面近傍
のみに変化する低濃度不純物導電層と、その下の高濃度
不純物導電層上をｆ−）電極下の導電層として形成し、
前記低濃度不純物導電層の空乏層の深さを制御して、仁
の導電層を介しての前記高濃度不純物導電層に対する電
気的接続を制御することによ凱前記低濃度不純物導電層
両側のソース・ドレイン領域としての２つの高濃度不純
物導電層相互の電気的接続を制御することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57173167A JPS5963767A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57173167A JPS5963767A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963767A true JPS5963767A (ja) | 1984-04-11 |
Family
ID=15955338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57173167A Pending JPS5963767A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963767A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476774A (en) * | 1987-09-18 | 1989-03-22 | Nec Corp | Semiconductor device |
| US11247058B2 (en) | 2014-05-13 | 2022-02-15 | West Affum Holdings Corp. | Network-accessible data about patient with wearable cardiac defibrillator system |
| US11745006B2 (en) | 2014-10-30 | 2023-09-05 | West Affum Holdings Dac | Wearable cardiac defibrillation system with electrode assemblies having pillow structure |
| US11759649B2 (en) | 2017-01-05 | 2023-09-19 | West Affum Holdings Dac | Wearable cardioverter defibrillator having adjustable alarm time |
| US11880792B2 (en) | 2019-01-18 | 2024-01-23 | West Affum Holdings Dac | WCD system prioritization of alerts based on severity and/or required timeliness of user response |
| US11904176B1 (en) | 2020-01-27 | 2024-02-20 | West Affum Holdings Dac | Wearable defibrillator system forwarding patient information based on recipient profile and/or event type |
| US12172023B2 (en) | 2021-03-05 | 2024-12-24 | West Affum Holdings Dac | Data channel selection and timeline navigation in a cardiac monitoring system |
| US12226646B2 (en) | 2018-03-01 | 2025-02-18 | West Affum Holdings Dac | Wearable cardioverter defibrillator (WCD) system having main UI that conveys message and peripheral device that amplifies the message |
| US12226625B2 (en) | 2017-02-03 | 2025-02-18 | West Affum Holdings Dac | Wearable cardiac defibrillator systems and methods and software for contacting non-witnessing responders |
| US12233274B2 (en) | 2015-11-02 | 2025-02-25 | West Affum Holdings Dac | Wearable cardioverter defibrillator (WCD) causing patient's QRS width to be plotted against the heart rate |
| US12343152B2 (en) | 2017-01-05 | 2025-07-01 | West Affum Holdings Designated Activity Company | Wearable cardioverter defibrillator having reduced noise prompts |
-
1982
- 1982-10-04 JP JP57173167A patent/JPS5963767A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476774A (en) * | 1987-09-18 | 1989-03-22 | Nec Corp | Semiconductor device |
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