JPH0760886B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0760886B2 JPH0760886B2 JP25524187A JP25524187A JPH0760886B2 JP H0760886 B2 JPH0760886 B2 JP H0760886B2 JP 25524187 A JP25524187 A JP 25524187A JP 25524187 A JP25524187 A JP 25524187A JP H0760886 B2 JPH0760886 B2 JP H0760886B2
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- JP
- Japan
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- film
- layer film
- upper layer
- capacitor
- etching
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概 要〕 薄膜型ハイブリッドIC基板上の整合用キャパシタの上部
電極の形成方法の改良に関し、 容量の安定したキャパシタを得ることが可能な半導体装
置の製造方法の提供を目的とし、 基板上に形成するキャパシタの上部電極の形成におい
て、キャパシタの誘電体に用いる絶縁膜上にチタンより
なる下層膜を形成し、更にその上に金よりなる上層膜
（4b）を形成する工程と、この上層膜を部分的にウェッ
トケミカルエッチングにより除去してパターニングする
工程と、この上層膜上にメッキにより金属膜を形成する
工程と、この上層膜をマスクとして下層膜を異方性のド
ライエッチングによりエッチングしてパターニングする
工程とを含むように構成する。
電極の形成方法の改良に関し、 容量の安定したキャパシタを得ることが可能な半導体装
置の製造方法の提供を目的とし、 基板上に形成するキャパシタの上部電極の形成におい
て、キャパシタの誘電体に用いる絶縁膜上にチタンより
なる下層膜を形成し、更にその上に金よりなる上層膜
（4b）を形成する工程と、この上層膜を部分的にウェッ
トケミカルエッチングにより除去してパターニングする
工程と、この上層膜上にメッキにより金属膜を形成する
工程と、この上層膜をマスクとして下層膜を異方性のド
ライエッチングによりエッチングしてパターニングする
工程とを含むように構成する。
〔産業上の利用分野〕 本発明は、半導体装置の製造方法に係り、特に薄膜型ハ
イブリッドIC基板上の整合用キャパシタの上部電極の形
成方法の改良に関するものである。
イブリッドIC基板上の整合用キャパシタの上部電極の形
成方法の改良に関するものである。
薄膜型ハイブリッドIC基板上の整合用キャパシタの上部
電極の形成は、上層膜と下層膜とからなる上部電極を、
リソグラフィー技術を用いてレジスト膜のパターンによ
り上部電極の上層膜をエッチングし、更にこの上層膜を
マスクとして上部電極の下層膜をエッチングして上部電
極を形成しているが、この下層膜の形成が不安定なた
め、安定したキャパシタ容量を得ることが困難である。
電極の形成は、上層膜と下層膜とからなる上部電極を、
リソグラフィー技術を用いてレジスト膜のパターンによ
り上部電極の上層膜をエッチングし、更にこの上層膜を
マスクとして上部電極の下層膜をエッチングして上部電
極を形成しているが、この下層膜の形成が不安定なた
め、安定したキャパシタ容量を得ることが困難である。
以上のような状況からキャパシタ容量の安定した薄膜型
ハイブリッドIC基板上の整合用キャパシタの形成が可能
な半導体装置の製造方法が要望されている。
ハイブリッドIC基板上の整合用キャパシタの形成が可能
な半導体装置の製造方法が要望されている。
従来の半導体装置の製造方法を工程順に第２図により説
明する。
明する。
先ず第２図（ａ）に示すように、基板11の表面に整合用
キャパシタの下部電極12を形成し、更にその上に整合用
キャパシタの誘電層となる絶縁膜13を形成する。
キャパシタの下部電極12を形成し、更にその上に整合用
キャパシタの誘電層となる絶縁膜13を形成する。
この下部電極12はニクロム−金−ニクロムの三層構造の
電極であり、絶縁膜13は厚さが5,000Åのシリコン酸化
膜である。
電極であり、絶縁膜13は厚さが5,000Åのシリコン酸化
膜である。
この絶縁膜13の表面に、上部電極14の下層膜14aを形成
する。この下層膜14aは厚さ500Åのニクロム−金の二層
構造である。
する。この下層膜14aは厚さ500Åのニクロム−金の二層
構造である。
この下層膜14aの表面に金メッキを行って厚さ1.8μｍの
上層膜14bを形成する。
上層膜14bを形成する。
次に第２図（ｂ）に示すように、リソグラフィー技術に
よりレジスト膜15のパターンを形成し、これをマスクと
してシアン化加里溶液によるウェットケミカルエッチン
グにより、上層膜14bをエッチングする。この際、サイ
ドエッチが発生しレジスト膜15のパターンよりも小さな
上層膜14bが得られる。
よりレジスト膜15のパターンを形成し、これをマスクと
してシアン化加里溶液によるウェットケミカルエッチン
グにより、上層膜14bをエッチングする。この際、サイ
ドエッチが発生しレジスト膜15のパターンよりも小さな
上層膜14bが得られる。
次いで第２図（ｃ）に示すように、先に形成した上層膜
14bをマスクとして50％の塩酸及びシアン化加里溶液に
よるウェットケミカルエッチングにより、下層膜14aを
エッチングする。この際、サイドエッチが発生し上層膜
14bのパターンよりも更に小さな下層膜14aが得られる。
14bをマスクとして50％の塩酸及びシアン化加里溶液に
よるウェットケミカルエッチングにより、下層膜14aを
エッチングする。この際、サイドエッチが発生し上層膜
14bのパターンよりも更に小さな下層膜14aが得られる。
このような二度のウェットケミカルエッチングにより形
成されるパターンは、それぞれのエッチング条件の変動
の影響を受け、処理を行う度に下層膜14aと絶縁膜13と
の接触面積が変化している。
成されるパターンは、それぞれのエッチング条件の変動
の影響を受け、処理を行う度に下層膜14aと絶縁膜13と
の接触面積が変化している。
以上説明の従来の半導体装置の製造方法で問題となるの
は、上部電極の下層膜と絶縁膜との接触面積が処理を行
う度に変化するため、キャパシタの容量が安定しない
で、変動率が規格に対し±30％にも達していることであ
る。
は、上部電極の下層膜と絶縁膜との接触面積が処理を行
う度に変化するため、キャパシタの容量が安定しない
で、変動率が規格に対し±30％にも達していることであ
る。
即ち、サイドエッチが発生するウェットケミカルエッチ
ングを二度行って上部電極の下層膜と絶縁膜との接触面
積を形成しているので、工程の不安定さが重なって容量
の安定したキャパシタを得ることが困難になるのであ
る。
ングを二度行って上部電極の下層膜と絶縁膜との接触面
積を形成しているので、工程の不安定さが重なって容量
の安定したキャパシタを得ることが困難になるのであ
る。
本発明は以上のような状況から容易に実施し得る工程に
より、容量の安定したキャパシタを得ることが可能な半
導体装置の製造方法の提供を目的としたものである。
より、容量の安定したキャパシタを得ることが可能な半
導体装置の製造方法の提供を目的としたものである。
本発明の半導体装置の製造方法は、基板上に形成するキ
ャパシタの上部電極の形成において、キャパシタの誘電
体に用いる絶縁膜上にチタンよりなる下層膜を形成し、
更にその上に金よりなる上層膜を形成する工程と、この
上層膜を部分的にウエットケミカルエッチングにより除
去してパターニングする工程と、この上層膜上にメッキ
により金属膜を形成する工程と、この上層膜をマスクと
して下層膜を異方性のドライエッチングによりエッチン
グしてパターニングする工程とを含むように構成する。
ャパシタの上部電極の形成において、キャパシタの誘電
体に用いる絶縁膜上にチタンよりなる下層膜を形成し、
更にその上に金よりなる上層膜を形成する工程と、この
上層膜を部分的にウエットケミカルエッチングにより除
去してパターニングする工程と、この上層膜上にメッキ
により金属膜を形成する工程と、この上層膜をマスクと
して下層膜を異方性のドライエッチングによりエッチン
グしてパターニングする工程とを含むように構成する。
即ち本発明においては、薄膜型ハイブリッドIC基板上の
整合用キャパシタの上部電極の形成において、上部電極
を形成する上層膜の厚さを極めて薄く形成し、ウェット
ケミカルエッチング時にサイドエッチが発生しないよう
にし、ウェットケミカルエッチング後にメッキにより金
属膜を上層膜に付着せしめ、次に上層膜をマスクとして
下層膜を異方性のドライエッチングするので、マスクと
なる上層膜4bもエッチングされる下層膜4aも膜厚が薄い
ので発生するサイドエッチ量が少なく、ドライエッチン
グのエッチングレートが小さいので制御し易いため、極
めて安定した下層膜と絶縁膜との接触面積が得られ、容
量の安定したキャパシタを得ることが可能となる。
整合用キャパシタの上部電極の形成において、上部電極
を形成する上層膜の厚さを極めて薄く形成し、ウェット
ケミカルエッチング時にサイドエッチが発生しないよう
にし、ウェットケミカルエッチング後にメッキにより金
属膜を上層膜に付着せしめ、次に上層膜をマスクとして
下層膜を異方性のドライエッチングするので、マスクと
なる上層膜4bもエッチングされる下層膜4aも膜厚が薄い
ので発生するサイドエッチ量が少なく、ドライエッチン
グのエッチングレートが小さいので制御し易いため、極
めて安定した下層膜と絶縁膜との接触面積が得られ、容
量の安定したキャパシタを得ることが可能となる。
以下第１図について本発明の一実施例を説明する。
先ず第１図（ａ）に示すように、基板１、例えば、サフ
ァイアの表面に整合用キャパシタの下部電極２を形成
し、更にその上に整合用キャパシタの誘電層となる絶縁
膜３を形成する。
ァイアの表面に整合用キャパシタの下部電極２を形成
し、更にその上に整合用キャパシタの誘電層となる絶縁
膜３を形成する。
この下部電極２はニクロム−金−ニクロムの三層構造の
電極であり、絶縁膜３は厚さが5,000Åのシリコン酸化
膜である。
電極であり、絶縁膜３は厚さが5,000Åのシリコン酸化
膜である。
この絶縁膜３の表面に、厚さ500Åのチタンの単層の電
極となる上部電極４の下層膜4aを形成し、更にこの下層
膜4aの表面に厚さ1,000Åの金の単層の電極となる上部
電極４の上層膜4bを形成する。
極となる上部電極４の下層膜4aを形成し、更にこの下層
膜4aの表面に厚さ1,000Åの金の単層の電極となる上部
電極４の上層膜4bを形成する。
次に第１図（ｂ）に示すように、リソグラフィー技術に
よりレジスト膜５のパターンを形成し、これをマスクと
してシアン化加里溶液によるウェットケミカルエッチン
グにより、上層膜4bをエッチングする。この際、上層膜
4bの厚さが非常に薄いので、サイドエッチは発生しな
い。
よりレジスト膜５のパターンを形成し、これをマスクと
してシアン化加里溶液によるウェットケミカルエッチン
グにより、上層膜4bをエッチングする。この際、上層膜
4bの厚さが非常に薄いので、サイドエッチは発生しな
い。
次いで第１図（ｃ）に示すように、電極部膜厚を保持す
るため先に形成した上層膜4bをメッキし、厚さ1.8μｍ
の金よりなる金属膜4cを形成する。
るため先に形成した上層膜4bをメッキし、厚さ1.8μｍ
の金よりなる金属膜4cを形成する。
この際、金属膜4cのメッキにより上層膜4bが８％程度拡
大するが、直接キャパシタの容量の変動に影響する下層
膜4aは次工程のサイドエッチにより減少し５％程度にな
るので、キャパシタの容量の変動率を非常に小さくする
ことが可能となる。
大するが、直接キャパシタの容量の変動に影響する下層
膜4aは次工程のサイドエッチにより減少し５％程度にな
るので、キャパシタの容量の変動率を非常に小さくする
ことが可能となる。
最後に第１図（ｄ）に示すように、この上層膜4bをマス
クとして下記の条件のドライエッチングにより下層膜4a
をエッチングする。
クとして下記の条件のドライエッチングにより下層膜4a
をエッチングする。
反応ガス……フレオンガス（CF4） 反応室内圧……0.02Torr 高周波電源出力……500W このエッチングの際に多少サイドエッチが発生するが、
サイドエッチ量はエッチング方法により制御可能であ
る。
サイドエッチ量はエッチング方法により制御可能であ
る。
このように上部電極４の上層膜4bを先ず薄い金の膜とし
て形成し、レジスト膜５をマスクとしてサイドエッチの
少ない上層膜4bのパターニングを行い、メッキにより上
層膜4bに金属膜4cを付着し、その後、この上層膜4bをマ
スクとしてドライエッチングして形成される下層膜4aと
絶縁膜３との接触面積は、最初に形成した上層膜4bとの
相違の少ない確実に制御されたものとなるので、この部
分に容量が安定したキャパシタを形成することが可能と
なる。
て形成し、レジスト膜５をマスクとしてサイドエッチの
少ない上層膜4bのパターニングを行い、メッキにより上
層膜4bに金属膜4cを付着し、その後、この上層膜4bをマ
スクとしてドライエッチングして形成される下層膜4aと
絶縁膜３との接触面積は、最初に形成した上層膜4bとの
相違の少ない確実に制御されたものとなるので、この部
分に容量が安定したキャパシタを形成することが可能と
なる。
以上の説明から明らかなように本発明によれば極めて容
易に実施し得る工程により、上部電極の下層膜とキャパ
シタの誘電層となる絶縁膜との接触面積が極めて安定し
たものとなるので、容量の安定したキャパシタを得るこ
とが可能となる利点があり、著しい経済的及び、信頼性
向上の効果が期待でき工業的には極めて有用なものであ
る。
易に実施し得る工程により、上部電極の下層膜とキャパ
シタの誘電層となる絶縁膜との接触面積が極めて安定し
たものとなるので、容量の安定したキャパシタを得るこ
とが可能となる利点があり、著しい経済的及び、信頼性
向上の効果が期待でき工業的には極めて有用なものであ
る。
第１図は本発明による一実施例を工程順に示す側断面
図、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、 である。 図において、 １はサファイア基板、 ２は下部電極、 ３は絶縁膜、 ４は上部電極、 4aは下層膜、 4bは上層膜、 4cは金属膜、 ５はレジスト膜、 を示す。
図、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、 である。 図において、 １はサファイア基板、 ２は下部電極、 ３は絶縁膜、 ４は上部電極、 4aは下層膜、 4bは上層膜、 4cは金属膜、 ５はレジスト膜、 を示す。
Claims (1)
- 【請求項１】基板上に形成するキャパシタの上部電極の
形成において、 キャパシタの誘電体に用いる絶縁膜（３）上にチタンよ
りなる下層膜（4a）を形成し、更にその上に金よりなる
上層膜（4b）を形成する工程と、 該上層膜（4b）を部分的にウェットケミカルエッチング
により除去してパターニングする工程と、 該上層膜（4b）上にメッキにより金属膜（4c）を形成す
る工程と、 前記上層膜（4b）をマスクとして下層膜（4a）を異方性
のドライエッチングによりエッチングしてパターニング
する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25524187A JPH0760886B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25524187A JPH0760886B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0196956A JPH0196956A (ja) | 1989-04-14 |
| JPH0760886B2 true JPH0760886B2 (ja) | 1995-06-28 |
Family
ID=17275997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25524187A Expired - Lifetime JPH0760886B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760886B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6935002B1 (en) * | 1997-10-13 | 2005-08-30 | Murata Manufacturing Co., Ltd. | Method of manufacturing a nonreciprocal circuit device |
-
1987
- 1987-10-09 JP JP25524187A patent/JPH0760886B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0196956A (ja) | 1989-04-14 |
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