JPH0762698B2 - パタ−ン発生器 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は大規模論理LSI等の半導体試験装置に係り、特
にロジック用の試験パターン発生器において小容量メモ
リで長大なパターンを各ピンごとに独立して発生するに
好適なパターン発生器に関する。

〔発明の背景〕

一般に従来のロジック用LSIのテストパターンの発生器
としては、予め発生すべきパターンデータをパターンメ
モリに記憶しておくストアードレスポンス方式のパター
ン発生器（例えば、特公昭53-39729）が知られている。
しかし、長大なパターンの発生において、パターンメモ
リの容量はパターン長にほぼ正比例して増大する。その
ため同一パターンを繰返し発生できるようなループやジ
ャンプ機能を持たせることにより対応している。

しかしながら、近年のマイコンに代表される大規模論理
LSIにおいては、機能の複雑化に伴ないテストすべきフ
ァンクションテストパターン数が膨大となっており、パ
ターンメモリへのパターンの書替えが必要となってい
る。このため分割されたテストパターンの転送時間がテ
スト時間に比べて無視できなくなってきており、少容量
メモリで長大なパターンの発生が可能なパターン発生器
が必要不可欠となっている。

〔発明の目的〕

本発明の目的はより少ないハードウェア量で長大なパタ
ーンの発生が可能なロジック用試験パターン発生器など
のパターン発生器を提供するにある。

〔発明の概要〕

本発明は、基本的に従来のストアードレスポンス方式の
パターン発生器などのパターンメモリに発生すべきパタ
ーンデータ（１又は０）を時系列に記憶する方式に対
し、ある任意のピンに発生すべき１又は０のパターンデ
ータの並びの変化点の位置（アドレス）のみを記憶する
方式で、この変化点アドレスとテストパターンアドレス
とが一致した時に出力パターンを反転制御してパターン
発生を行なう方式のパターン発生器である。

〔発明の実施例〕

以下、本発明の実施例を第１図ないし第５図を用いて説
明する。第１図は本発明によるパターン発生器の一実施
例の全体構成図であり、第２図は従来のパターンデータ
メモリと第１図の本発明の変化点アドレスを格納するパ
ターンアドレスメモリ３の関係と出力パターンの例を示
す説明図、第３図は第１図のストレートパターンを発生
する場合の動作タイミング図、第４図は第１図のジャン
プの場合の動作タイミング図、第５図は第１図のジャン
プ制御回路６の真理値表である。

まず、従来のパターンデータメモリからパターンを発生
する場合と、第１図の本発明のパターンアドレスメモリ
３から同様なパターンを発生する場合の原理について、
第２図を用いて説明する。

第１図に示すテストシーケンスコントローラ１から出力
されるテストパターンの発生順序を示すパターンアドレ
ス６により、第２図の従来のパターンデータメモリ12内
のパターンアドレスA0、A1、A2、A3、……に格納されて
いる１又は０の1bitのパターンデータを順次読出し、第
２図下図のような出力パターンｆを得る。これによりジ
ャンプやループ時には、このパターンアドレスｂが不規
則なパターンアドレスとして与えられるため、ランダム
な出力パターンｆが得られる。一方の本発明のパターン
発生器では従来のパターンデータメモリ12に代わるパパ
ターンアドレスメモリ３を使用して、パターンデータメ
モリ12内の１、０のパターンデータの変化するnbitのパ
ターンアドレスA0、A1、A4、A6、……のみをアドレス＃
０、＃１、＃２、……に格納し、テストシーケンスコン
トローラ１からのパターンアドレスｂが変化点アドレス
ｄと一致した場合に出力パターンｆを反転制御して、同
様なパターンデータを得る方式である。

次に、第１図の構成とその機能をストレートパターンの
発生の場合とジャンプ時のパターン発生の場合について
詳細に説明する。

テストシーケンスコントローラ１は通常の動作モード時
には、レジスタ2-3とレジスタ2-1を介してそれぞれパタ
ーンアドレスｂとポインタアドレスｇを出力する。そし
てパターンアドレスｂはストレートパターンおよびジャ
ンプ時のパターン発生時に第２図の従来のパターンデー
タメモリ12から発生すべきパターンデータの位置を示し
ており、ポインタアドレスｇはジャンプ時にのみ有効な
アドレスが出力され、ジャンプ先のアドレス又はそれに
最も近い変化点アドレスが格納されているパターンアド
レスメモリ３のアドレスを示している。ポインタ11は前
記ポインタアドレスｇをジャンプ時に一時記憶し、パタ
ーンアドレスメモリ３の変化点アドレスの位置を指示す
る。ポインタ11は変化点アドレスｄとパターンアドレス
ｂが一致した場合に＋１のカウントを行ない、次の変化
点アドレスの位置を指示する。又、通常の動作モード時
にパターンアドレスｂと変化点アドレスｄを比較する比
較器４の出力は、両者が一致した場合にストレートパタ
ーンの発生時のフリップフロップ５の反転動作を行なわ
せると共に、ポインタ11のインクリメントを行なう。

ジャンプ制御回路６はジャンプ時に出力するパターンデ
ータを第５図の真理値表に基づき判定し、パターンアド
レスメモリ３のポインタの位置と比較器４の出力である
変化点検出信号（一致又は不一致信号）ｅにより、前記
フリップフロップ５の出力パターンｆを優先的に決定す
る。第５図の真理値表において、第１図のテストシーケ
ンスコントローラ１からジャンプ制御信号ｈが発生した
とき、そのクロックのサイクルで発生するパターンデー
タの判定は次のように行なわれる。すなわちジャンプ先
のアドレスが変化点である場合、即ち比較器４の出力ｅ
が一致（Ａ＝Ｂ）信号のときには変化点アドレスに対応
したパターンデータを出力すればよいため、パターンア
ドレスメモリ３のポインタの位置、即ちポインタ11の出
力ｃの下位１ビットｃ′の偶数、奇数により、それぞれ
１、０の対応した出力パターンデータｆを出力する。そ
して、逆にジャンプ先が変化点アドレスでない場合、即
ち比較器出力ｅが不一致（Ａ≠Ｂ）信号のときにはポイ
ンタ11が次の最も近い変化点アドレスを示しているの
で、発生すべきパターンデータｆはその変化点アドレス
の前後のパターンを出力すればよい。つまり比較器出力
ｅが不一致信号の場合にはポインタの偶数、奇数位置に
より、それぞれ０、１の対応したパターンデータｆを出
力する。第１図の前記ジャンプ制御回路６は第５図の真
理値表の動作を次のように実現しており、そのアンドゲ
ート7-1、7-2で各々ジャンプ先が変化点アドレスの場合
と変化点アドレスでない場合とを判別し、アンドゲート
8-1、8-2と8-3、8-4はそれぞれポインタ位置の偶数、奇
数の判定を行なう。従ってジャンプ先が変化点アドレス
のときでポインタが奇数位置のときと、ジャンプ先が変
化点アドレスでなくポインタが偶数アドレスのときに、
出力パターンｆとして“0"を出力するためフリップフロ
ップ５をリセット（Ｒ）し、ジャンプ先が変化点アドレ
スのときでポインタが偶数位置のときと、ジャンプ先が
変化点アドレスでなくポインタが奇数アドレスのとき
に、出力パターンとして“1"を出力するためフリップフ
ロップ５をセット（Ｓ）することにより、ジャンプ時の
出力パターンｆを得ることができる。第１図は以上のよ
うな構成とその機能をもっている。

次に、第３図と第４図を用いて第１図の動作をそれぞれ
ストレートパターンの発生時とジャンプ時のパターン発
生の場合について説明する。

まずパターン発生に先だち、テストシーケンスコントロ
ーラ１から予めレジスタ2-2を介してパターンアドレス
メモリ３に変化点アドレスA0、A1、A4……が格納されて
おり、又ポインタ３にはレジスタ2-1を介してスタート
時のポインタアドレスが同様にセットされている。いま
クロックａでパターン発生が開始されると、パターンア
ドレスメモリ３から最初に出力されている変化点アドレ
スｄがそのとき発生すべきパターンアドレスｂと比較器
４で比較され、このパターンアドレスｂが変化点アドレ
スｄと一致している場合にはアンドゲート10を比較器出
力ｅの一致信号が通過し、第３図に示すような比較器出
力ｅがフリップフロップ５に与えられるため、最初の変
化点アドレスA0に対応した出力パターン“1"が得られ
る。このときポインタ３は＋１インクリメントされ、次
の変化点アドレスA1を示す。そしてストレートパターン
の場合には、テストシーケンスコントローラ１のパター
ン発生プログラムに従い、例えば第３図のパターンアド
レスｂの図上に対応して記したようにNOP命令により順
次アドレスが出力され、パターンアドレスｂと変化点ア
ドレスｄが不一致の場合にはフリップフロップ５にクロ
ック入力がないため、前の出力パターンデータが保持さ
れた状態となる。このようにパターンアドレスｂと変化
点アドレスｄが一致する毎に出力パターンｆが反転して
パターン発生が行なわれる。

次にジャンプパターンの場合には、第４図のパターンア
ドレスｂの図上に記したようにNOP命令の途中でJMP命令
が生じたとき、テストシーケンスコントローラ１からポ
インタアドレスｇとジャンプ制御信号ｈが出力される。
このポインタアドレスｇはジャンプ制御信号ｈの１サイ
クル（クロックａ）前に予め、ジャンプ先のパターンア
ドレスメモリ３内に格納されている変化点アドレスに最
も近い位置又は変化点アドレスの位置に対応したアドレ
スとして、レジスタ2-1を経由して次のジャンプ制御信
号ｈの入力されるサイクルでポインタ11にロードされ
る。又、ジャンプ制御信号ｈはジャンプ制御回路６の起
動をかけ、ジャンプ制御回路６で前述したようにジャン
プ先が変化点か否かの判定とそれによる出力パターンが
１か０かの判定をポインタ11の出力ｃの下位１ビット信
号ｃ′により行ない、フリップフロップ５の出力パター
ンｆを制御する。こうして第４図の最初のJMP命令の場
合はジャンプ先が変化点アドレスA4の場合の例で、ポイ
ンタアドレスｇにポインタアドレス＃２がポインタ11に
ロードされると、ポインタの位置を示す下位ビットｃ′
は偶数となって比較器出力ｅとしてＡ＝Ｂの一致信号が
出力されるため、ジャンプ制御回路のゲート7-1、8-2を
経由して、オアゲート9-1からフリップフロップ５のセ
ット入力Ｓがアクティブとなり、アドレスA4に対応した
パターンデータ“1"が発生される。又、第２番目のJMP
命令の場合はジャンプ先が変化点アドレスでない場合の
例で、ジャンプ先がパターンアドレスA9であるのに対
し、変化点アドレスA10の場合の例である。この場合に
ポインタアドレスｇには変化点アドレスに最も近いポイ
ンタアドレス＃５がロードされ、パターンアドレスメモ
リ３からは変化点アドレスA10が出力される。このとき
ポインタの位置を示す下位ビットｅ′は奇数となり、比
較器出力ｅとしてはＡ≠13の不一致信号となるため、ジ
ャンプ制御回路６のゲート7-2、8-3をジャンプ制御信号
ｈが通過し、オアゲート9-1からフリップフロップ５の
セット入力Ｓがアクティブとなり、パターンアドレスA9
に対応したパターンデータ“1"が発生される。このよう
にして、従来の方法と同様なパターンが発生される。な
お、ジャンプ制御信号ｈが入力されない場合は前述のス
トレートパターンの場合と同様な動作となる。以上は正
方向のジャンプの場合を述べたが、逆方向のジャンプで
も同様に動作することは容易で類推できる。

以上に述べたように本実施例では、従来のパターンデー
タメモリ12を不要にし、変化点アドレスのみを記憶して
ビットパターンを発生する方式であるため、長大なパタ
ーン発生がパターンアドレスメモリ３のビット幅の拡張
で2ⁿ（ｎは拡張ビット数）倍の長大なパターン発生が可
能となる。

〔発明の効果〕

以上の説明のように本発明によれば、膨大なテストパタ
ーンそのものを扱う必要がなくなり、変化点のパターン
位置情報のみでよいため、パターンが長大化しても記憶
すべき変化点アドレス数は全パターン数の約10％程度で
あり、より少ないハードウェア量でかつ長大なパターン
の発生が可能となる。又、パターンの拡張性は変化点ア
ドレスのビット幅で拡張できるので、2ⁿ（ｎは拡張ビッ
ト数）倍のパターン長に対して容易に対応できる。さら
に、テスタで扱うパターン情報が少なくてよいため、人
手又は計算機によるパターン作成が非常に容易となる効
果を有する。

【図面の簡単な説明】

第１図は本発明によるパターン発生器の一実施例の全体
構成図、第２図は従来のパターンデータメモリと第１図
の本発明の変化点アドレスを格納するパターンアドレス
メモリの関係と出力パターンの一例を示す説明図、第３
図は第１図のストレートパターンを発生する場合の動作
タイミング図、第４図は第１図のジャンプの場合の動作
タイミング図、第５図は第１図のジャンプ制御回路の真
理値表である。 １……テストシーケンスコントローラ、2-1、2-2、2-3
……レジスタ、 ３……パターンアドレスメモリ、４……比較器、５……
フリップフロップ、６……ジャンプ制御回路、7-1、7-
2、8-1、8-2、8-3、8-4、10……アンドゲート、9-1、9-
2……オアゲート、11……ポインタ、

Claims (1)

【特許請求の範囲】
1. 【請求項１】パターン列の１又は０の連続又は単独の集
   まりを一単位として、この切り換わり位置の変化点アド
   レスのみを記憶する手段と、 該記憶手段に変化点アドレスの読み出しアドレスを指示
   する読み出し手段と、 テストシーケンスコントローラから出力されるテストパ
   ターンアドレスと該変化点アドレスとを比較する手段
   と、 該比較手段から出力される一致信号により出力パターン
   の反転を行うフリップフロップ手段と、 該読み出し手段の出力する読み出しアドレスの最下位ビ
   ットと該比較手段の出力する一致信号、さらにテストシ
   ーケンスコントローラから出力されるジャンプ制御信号
   とにより、 発生パターンが１の場合、該フリップフロップ手段のセ
   ット入力に、 発生パターンが０の場合、該フリップフロップ手段のリ
   セット入力に制御信号を与える構成としたジャンプ制御
   手段と、 前記ジャンプ制御信号の１サイクル前に出力され、ジャ
   ンプ先のパタンアドレスメモリに格納されている次の変
   化点アドレス位置に対応したアドレスを読み出し手段に
   ロードする手段と、 さらに、比較器からの一致信号により読み出し手段のイ
   ンクリメント制御を行う手段と からなることを特徴とするパターン発生器。