JPH0764824A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH0764824A JPH0764824A JP5211925A JP21192593A JPH0764824A JP H0764824 A JPH0764824 A JP H0764824A JP 5211925 A JP5211925 A JP 5211925A JP 21192593 A JP21192593 A JP 21192593A JP H0764824 A JPH0764824 A JP H0764824A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- unit
- output
- signal
- runaway
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】演算部の暴走時にあっても出力を正常時の状態
で保持させることができるプログラマブルコントローラ
を提供するにある。 【構成】ウオッチドッグタイマ３は演算部１の暴走を検
出すると暴走検出信号を発生させ、切換部４は暴走検出
信号が入力すると外部へ出力するデータを第１のラッチ
部２Ａのラッチ出力から第２のラッチ部２Ｂのラッチ出
力に切り換える。第２のラッチ部２Ｂは暴走する前の演
算部１からの最後のトリガ信号で第１のラッチ部２Ａの
ラッチ出力をラッチしているため、切換部４から出力さ
れる第２のラッチ部２Ｂのラッチ出力は正常時の最後の
データとなる。
で保持させることができるプログラマブルコントローラ
を提供するにある。 【構成】ウオッチドッグタイマ３は演算部１の暴走を検
出すると暴走検出信号を発生させ、切換部４は暴走検出
信号が入力すると外部へ出力するデータを第１のラッチ
部２Ａのラッチ出力から第２のラッチ部２Ｂのラッチ出
力に切り換える。第２のラッチ部２Ｂは暴走する前の演
算部１からの最後のトリガ信号で第１のラッチ部２Ａの
ラッチ出力をラッチしているため、切換部４から出力さ
れる第２のラッチ部２Ｂのラッチ出力は正常時の最後の
データとなる。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブルコント
ローラに関するものである。
ローラに関するものである。
【０００２】
【従来の技術】従来のプログラマブルコントローラで
は、演算部が暴走した時に外部へのデータ出力をオフす
るものや、或いは図３に示すように演算部１からのラッ
チ信号により出力用のラッチ部２に演算部１からのデー
タを定期的にラッチさせて、暴走時においてラッチ部２
で出力を保持するようなものがあった。
は、演算部が暴走した時に外部へのデータ出力をオフす
るものや、或いは図３に示すように演算部１からのラッ
チ信号により出力用のラッチ部２に演算部１からのデー
タを定期的にラッチさせて、暴走時においてラッチ部２
で出力を保持するようなものがあった。
【０００３】
【発明が解決しようとする課題】しかし図６の構成では
演算部１の暴走時にラッチ部２でラッチされているデー
タが書換わって出力が異常な状態になっている可能性が
あり、正確に暴走前の状態を保持しているとは限らない
という問題があった。本発明は、演算部の暴走があって
も出力を正常時の状態で保持させることができるプログ
ラマブルコントローラを提供するにある。
演算部１の暴走時にラッチ部２でラッチされているデー
タが書換わって出力が異常な状態になっている可能性が
あり、正確に暴走前の状態を保持しているとは限らない
という問題があった。本発明は、演算部の暴走があって
も出力を正常時の状態で保持させることができるプログ
ラマブルコントローラを提供するにある。
【０００４】
【課題を解決するための手段】請求項１の発明では、演
算部からのラッチ信号により演算部から出力されるデー
タをラッチする第１のラッチ部と、演算部からのトリガ
信号によりトリガされるウオッチドグタイマと、上記ト
リガ信号により第１のラッチ部のラッチ出力をラッチす
る第２のラッチ部と、両ラッチ部の出力を入力してウオ
ッチドッグタイマの暴走検出信号が無ければ第１のラッ
チ部のラッチ出力を、暴走検出信号が有れば第２のラッ
チ部のラッチ出力を外部へ切換え出力させる切換部とを
備えたものである。
算部からのラッチ信号により演算部から出力されるデー
タをラッチする第１のラッチ部と、演算部からのトリガ
信号によりトリガされるウオッチドグタイマと、上記ト
リガ信号により第１のラッチ部のラッチ出力をラッチす
る第２のラッチ部と、両ラッチ部の出力を入力してウオ
ッチドッグタイマの暴走検出信号が無ければ第１のラッ
チ部のラッチ出力を、暴走検出信号が有れば第２のラッ
チ部のラッチ出力を外部へ切換え出力させる切換部とを
備えたものである。
【０００５】請求項２の発明では、演算部からのラッチ
信号により演算部から出力されるデータをラッチする第
１のラッチ部と、演算部からのトリガ信号によりトリガ
されるウオッチドグタイマと、上記トリガ信号により第
１のラッチ部のラッチ出力をラッチする第２のラッチ部
と、第１、第２のラッチ部の出力を比較する比較部と、
両ラッチ部の出力を入力し、比較部の不一致検出信号の
発生期間中においてウオッチドッグタイマの暴走検出信
号が有れば第２のラッチ部のラッチ出力を第１のラッチ
出力から切り換えて外部に出力させる切換部とを備えた
ものである。
信号により演算部から出力されるデータをラッチする第
１のラッチ部と、演算部からのトリガ信号によりトリガ
されるウオッチドグタイマと、上記トリガ信号により第
１のラッチ部のラッチ出力をラッチする第２のラッチ部
と、第１、第２のラッチ部の出力を比較する比較部と、
両ラッチ部の出力を入力し、比較部の不一致検出信号の
発生期間中においてウオッチドッグタイマの暴走検出信
号が有れば第２のラッチ部のラッチ出力を第１のラッチ
出力から切り換えて外部に出力させる切換部とを備えた
ものである。
【０００６】
【作用】本発明によれば、演算部が暴走しても第２のラ
ッチ部でラッチさせた暴走前の正常なデータを切換部を
通じて出力することができ、演算部の暴走による出力の
異常発生を防ぐことができる。
ッチ部でラッチさせた暴走前の正常なデータを切換部を
通じて出力することができ、演算部の暴走による出力の
異常発生を防ぐことができる。
【０００７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は本実施例の回路構成を示しており、
演算部１はプログラマブルコントーラのＩ／Ｏリフレッ
シュサイクルに対応して１スキャンにラッチ信号とトリ
ガ信号とを夫々１回出力し、ラッチ信号によりデータを
第１のラッチ部２Ａにラッチさせ、またトリガ信号によ
りウオッチドグタイマ３をトリガするとともに、第２の
ラッチ部２Ｂで第１のラッチ部２Ａのラッチ出力をラッ
チさせるようになっている。
する。 （実施例１）図１は本実施例の回路構成を示しており、
演算部１はプログラマブルコントーラのＩ／Ｏリフレッ
シュサイクルに対応して１スキャンにラッチ信号とトリ
ガ信号とを夫々１回出力し、ラッチ信号によりデータを
第１のラッチ部２Ａにラッチさせ、またトリガ信号によ
りウオッチドグタイマ３をトリガするとともに、第２の
ラッチ部２Ｂで第１のラッチ部２Ａのラッチ出力をラッ
チさせるようになっている。
【０００８】ウオッチドッグタイマ３は上記トリガ信号
が演算部１の暴走により一定時間内に入力しなくなった
時に暴走検出信号を出力するもので、この暴走検出信号
が切換部４の切換信号となる。切換部４は両ラッチ部２
Ａ，２Ｂの出力を切り換えるもので、上記暴走検出信号
が無い場合には第１のラッチ部２Ａのデータを外部に出
力し、暴走検出信号が有る場合には第２のラッチ部２Ｂ
のデータを外部に切換出力する。
が演算部１の暴走により一定時間内に入力しなくなった
時に暴走検出信号を出力するもので、この暴走検出信号
が切換部４の切換信号となる。切換部４は両ラッチ部２
Ａ，２Ｂの出力を切り換えるもので、上記暴走検出信号
が無い場合には第１のラッチ部２Ａのデータを外部に出
力し、暴走検出信号が有る場合には第２のラッチ部２Ｂ
のデータを外部に切換出力する。
【０００９】而して演算部１が暴走し、この暴走をウオ
ッチドッグタイマ３が検出して暴走検出信号を発生する
と、切換部４は出力を第１のラッチ部２Ａのラッチ出力
から第２のラッチ部２Ｂのラッチ出力に切り換える。つ
まりこの第２のラッチ部２Ｂには暴走する前の最後のト
リガ信号で第１のラッチ部２Ａのラッチ出力がラッチさ
れているため、切換部４から出力される第２のラッチ部
２Ｂのラッチ出力は正常時の最後のデータとなる。そし
て暴走後は、演算部１からトリガ信号が出力されないた
め、第１のラッチ部２Ａで異常なデータがラッチされた
としても、第２のラッチ部２Ｂは正常なデータをラッチ
したままとなり、切換部４から出力されるデータは正常
なデータに保持される。
ッチドッグタイマ３が検出して暴走検出信号を発生する
と、切換部４は出力を第１のラッチ部２Ａのラッチ出力
から第２のラッチ部２Ｂのラッチ出力に切り換える。つ
まりこの第２のラッチ部２Ｂには暴走する前の最後のト
リガ信号で第１のラッチ部２Ａのラッチ出力がラッチさ
れているため、切換部４から出力される第２のラッチ部
２Ｂのラッチ出力は正常時の最後のデータとなる。そし
て暴走後は、演算部１からトリガ信号が出力されないた
め、第１のラッチ部２Ａで異常なデータがラッチされた
としても、第２のラッチ部２Ｂは正常なデータをラッチ
したままとなり、切換部４から出力されるデータは正常
なデータに保持される。
【００１０】（実施例２）本実施例は図２に示すように
第１、第２のラッチ部２Ａ，２Ｂのラッチ出力を比較す
る比較部５を設け、この比較部５は両ラッチ出力が不一
致の時に不一致検出信号を出力するようになっている。
またこの不一致検出信号とウオッチドッグタイマ３の暴
走検出信号を入力するロジック回路６を設けており、こ
のロジック回路６は、図３に示すようにアンド回路６ａ
とフリップフロップ６ｂとで構成され、不一致検出信号
が入力している期間において暴走検出信号が入力する
と、アンド回路６ａからフリップフロップ６ｂをセット
する信号を出力し、フリップフロップ６ｂから切換部４
の出力を第１のラッチ部２Ａのラッチ出力から第２のラ
ッチ部２Ｂのラッチ出力に切り換える切換信号を切換部
４へ出力するものである。この切換信号は外部に対する
報知のための信号も兼ねる。
第１、第２のラッチ部２Ａ，２Ｂのラッチ出力を比較す
る比較部５を設け、この比較部５は両ラッチ出力が不一
致の時に不一致検出信号を出力するようになっている。
またこの不一致検出信号とウオッチドッグタイマ３の暴
走検出信号を入力するロジック回路６を設けており、こ
のロジック回路６は、図３に示すようにアンド回路６ａ
とフリップフロップ６ｂとで構成され、不一致検出信号
が入力している期間において暴走検出信号が入力する
と、アンド回路６ａからフリップフロップ６ｂをセット
する信号を出力し、フリップフロップ６ｂから切換部４
の出力を第１のラッチ部２Ａのラッチ出力から第２のラ
ッチ部２Ｂのラッチ出力に切り換える切換信号を切換部
４へ出力するものである。この切換信号は外部に対する
報知のための信号も兼ねる。
【００１１】而して本実施例回路では、図４（ａ）に示
す第１のラッチ部２Ａのラッチ出力をトリガ信号の発生
の度に図４（ｂ）に示すようにラッチ部２Ｂにラッチさ
せる。ここでラッチ部２Ａでのラッチ動作時からラッチ
部２Ｂのラッチ動作時までの間には時間差が有るため、
この期間では両ラッチ出力が不一致となる。そのため比
較部５からは図４（ｃ）のように不一致検出信号が発生
する。しかし、演算部１が正常動作している間はウオッ
チドッグタイマ３からは暴走検出信号が図４（ｄ）の前
半で示すように出力されないため、ロジック回路６から
は切換信号が出力せず、切換部４はラッチ部２Ａのラッ
チ出力を外部へ出力する。
す第１のラッチ部２Ａのラッチ出力をトリガ信号の発生
の度に図４（ｂ）に示すようにラッチ部２Ｂにラッチさ
せる。ここでラッチ部２Ａでのラッチ動作時からラッチ
部２Ｂのラッチ動作時までの間には時間差が有るため、
この期間では両ラッチ出力が不一致となる。そのため比
較部５からは図４（ｃ）のように不一致検出信号が発生
する。しかし、演算部１が正常動作している間はウオッ
チドッグタイマ３からは暴走検出信号が図４（ｄ）の前
半で示すように出力されないため、ロジック回路６から
は切換信号が出力せず、切換部４はラッチ部２Ａのラッ
チ出力を外部へ出力する。
【００１２】そして暴走が起きてウオッチドッグタイマ
３からは暴走検出信号がロジック回路６に入力した時
に、両ラッチ出力が一致している場合には、切換部４に
対する切換信号が出力せず、切換は行われない。また外
部にも報知されない。ところが、図５（ａ）の後半で示
すように暴走によりラッチ部２Ａのラッチ出力が変化
し、図５（ｂ）に示すラッチ部２Ｂのラッチ出力と一致
しないときには、比較部５は不一致検出信号を図５
（ｃ）に示すように継続的に出力することになる。また
ウオッチドッグタイマ３からも暴走検出信号が図５
（ｄ）に示すように出力することになり、その結果ロジ
ック回路６からは図５（ｅ）に示す報知のための信号を
兼ねた切換信号が出力することになる。
３からは暴走検出信号がロジック回路６に入力した時
に、両ラッチ出力が一致している場合には、切換部４に
対する切換信号が出力せず、切換は行われない。また外
部にも報知されない。ところが、図５（ａ）の後半で示
すように暴走によりラッチ部２Ａのラッチ出力が変化
し、図５（ｂ）に示すラッチ部２Ｂのラッチ出力と一致
しないときには、比較部５は不一致検出信号を図５
（ｃ）に示すように継続的に出力することになる。また
ウオッチドッグタイマ３からも暴走検出信号が図５
（ｄ）に示すように出力することになり、その結果ロジ
ック回路６からは図５（ｅ）に示す報知のための信号を
兼ねた切換信号が出力することになる。
【００１３】切換部４は外部への出力をラッチ部２Ｂの
出力に切り換える。また外部には報知のための信号が送
られるため、外部に対しては暴走により異常なデータを
ラッチした第１のラッチ部２Ａの出力が、第２のラッチ
部２Ｂの正常なデータが出力される前に外部に出た可能
性があることを報知できる。この報知により異常出力に
対する適切な処置が可能となる。つまり正常な状態に戻
れば良い場合には実施例１のままで良いが、一旦異常な
出力が出れば、その後に正常なデータが出力されても無
意味な場合には、本実施例の報知信号は有効なものとな
り、この報知信号に対応して適切な処置動作を行う回路
を付設して置けば自動的に処置を行うこともできる。
出力に切り換える。また外部には報知のための信号が送
られるため、外部に対しては暴走により異常なデータを
ラッチした第１のラッチ部２Ａの出力が、第２のラッチ
部２Ｂの正常なデータが出力される前に外部に出た可能
性があることを報知できる。この報知により異常出力に
対する適切な処置が可能となる。つまり正常な状態に戻
れば良い場合には実施例１のままで良いが、一旦異常な
出力が出れば、その後に正常なデータが出力されても無
意味な場合には、本実施例の報知信号は有効なものとな
り、この報知信号に対応して適切な処置動作を行う回路
を付設して置けば自動的に処置を行うこともできる。
【００１４】
【発明の効果】請求項１、２の発明は発明は、上述のよ
うに構成してあるので、演算部の暴走検出時に、第２の
ラッチ部の正常なデータを切換部を通じて切換出力する
ことができ、結果演算部の暴走による出力の異常発生を
防ぐことができるるという効果がある。
うに構成してあるので、演算部の暴走検出時に、第２の
ラッチ部の正常なデータを切換部を通じて切換出力する
ことができ、結果演算部の暴走による出力の異常発生を
防ぐことができるるという効果がある。
【図１】本発明の実施例１の回路構成図である。
【図２】本発明の実施例２の回路構成図である。
【図３】同上のロジック回路の回路図である。
【図４】同上の動作説明用のタイミングチャートであ
る。
る。
【図５】同上の動作説明用のタイミングチャートであ
る。
る。
【図６】本発明の従来例の回路構成図である。
１ 演算部 ２Ａ 第１のラッチ部 ２Ｂ 第２のラッチ部 ３ ウオッチドッグタイマ ４ 切換部
Claims (2)
- 【請求項１】演算部からのラッチ信号により演算部から
出力されるデータをラッチする第１のラッチ部と、演算
部からのトリガ信号によりトリガされるウオッチドグタ
イマと、上記トリガ信号により第１のラッチ部のラッチ
出力をラッチする第２のラッチ部と、両ラッチ部の出力
を入力してウオッチドッグタイマの暴走検出信号が無け
れば第１のラッチ部のラッチ出力を、暴走検出信号が有
れば第２のラッチ部のラッチ出力を外部へ切換え出力さ
せる切換部とを備えたことを特徴とするプログラマブル
コントローラ。 - 【請求項２】演算部からのラッチ信号により演算部から
出力されるデータをラッチする第１のラッチ部と、演算
部からのトリガ信号によりトリガされるウオッチドグタ
イマと、上記トリガ信号により第１のラッチ部のラッチ
出力をラッチする第２のラッチ部と、第１、第２のラッ
チ部の出力を比較する比較部と、両ラッチ部の出力を入
力し、比較部の不一致検出信号の発生期間中においてウ
オッチドッグタイマの暴走検出信号が有れば第２のラッ
チ部のラッチ出力を第１のラッチ出力から切り換えて外
部に出力させる切換部とを備えたことを特徴とするプロ
グラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211925A JPH0764824A (ja) | 1993-08-26 | 1993-08-26 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5211925A JPH0764824A (ja) | 1993-08-26 | 1993-08-26 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764824A true JPH0764824A (ja) | 1995-03-10 |
Family
ID=16613948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5211925A Withdrawn JPH0764824A (ja) | 1993-08-26 | 1993-08-26 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764824A (ja) |
-
1993
- 1993-08-26 JP JP5211925A patent/JPH0764824A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |