JPH0766392A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0766392A JPH0766392A JP5162469A JP16246993A JPH0766392A JP H0766392 A JPH0766392 A JP H0766392A JP 5162469 A JP5162469 A JP 5162469A JP 16246993 A JP16246993 A JP 16246993A JP H0766392 A JPH0766392 A JP H0766392A
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- Japan
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ベース領域の実質上の拡散抵抗を下げて、イ
ンダクタンス負荷耐量を大きくする。 【構成】 ドレイン領域Ｄとなる半導体基板（1）の表
面に形成されたベース領域Ｂの中央部分にソース領域Ｓ
を分割して形成する。ソース領域Ｓは略正方形で、これ
を十文字状のソース分割ベース領域Ｂ'で４等分に分割
する。分割された分割ソース領域Ｓ'…の真下のベース
領域Ｂの拡散抵抗Ｒａが大きくても、ソース分割ベース
領域Ｂ'の拡散抵抗Ｒｂが拡散抵抗Ｒａより１／１０程
度小さくなり、この拡散抵抗Ｒｂがベース領域Ｂの全体
の実質上の拡散抵抗値を下げて、寄生トランジスタＱを
不所望に導通するのを抑制し、インダクタンス負荷耐量
を上げる。
ンダクタンス負荷耐量を大きくする。 【構成】 ドレイン領域Ｄとなる半導体基板（1）の表
面に形成されたベース領域Ｂの中央部分にソース領域Ｓ
を分割して形成する。ソース領域Ｓは略正方形で、これ
を十文字状のソース分割ベース領域Ｂ'で４等分に分割
する。分割された分割ソース領域Ｓ'…の真下のベース
領域Ｂの拡散抵抗Ｒａが大きくても、ソース分割ベース
領域Ｂ'の拡散抵抗Ｒｂが拡散抵抗Ｒａより１／１０程
度小さくなり、この拡散抵抗Ｒｂがベース領域Ｂの全体
の実質上の拡散抵抗値を下げて、寄生トランジスタＱを
不所望に導通するのを抑制し、インダクタンス負荷耐量
を上げる。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング電源など
に使用されるパワー用縦型の電界効果トランジスタ（以
下、ＦＥＴと称する）に関する。
に使用されるパワー用縦型の電界効果トランジスタ（以
下、ＦＥＴと称する）に関する。
【０００２】
【従来の技術】パワー用縦型ＦＥＴは、例えば図３
（ａ）（ｂ）に示す構造が一般的である。図３（ａ）は
ｎチャネル型の縦型ＦＥＴの断面が示され、ドレイン領
域ＤとなるＮ型の半導体基板（1）の表面側にＰ型のベ
ース領域ＢとＮ+型のソース領域Ｓが不純物選択拡散で
形成され、半導体基板（1）の表面上にゲート酸化膜
（2）、ゲート電極Ｇ、層間絶縁膜（3）、ゲート電極パ
ターン（4）、ソース電極パターン（5）が形成される。
（ａ）（ｂ）に示す構造が一般的である。図３（ａ）は
ｎチャネル型の縦型ＦＥＴの断面が示され、ドレイン領
域ＤとなるＮ型の半導体基板（1）の表面側にＰ型のベ
ース領域ＢとＮ+型のソース領域Ｓが不純物選択拡散で
形成され、半導体基板（1）の表面上にゲート酸化膜
（2）、ゲート電極Ｇ、層間絶縁膜（3）、ゲート電極パ
ターン（4）、ソース電極パターン（5）が形成される。
【０００３】半導体基板（1）は、例えばＮ+型サブスト
レート（1'）上にＮ-型エピタキシャル成長層（1"）を
積層したもので、エピタキシャル成長層（1"）の表層部
に複数のベース領域Ｂが所定の配列ピッチと形状、例え
ば図３（ｂ）に示すように、同一サイズの略正方形のも
のが、縦横に定ピッチで碁盤の目配列で形成される。各
ベース領域ＢにＮ+型不純物を選択拡散してソース領域
Ｓが形成され、各ソース領域Ｓの中央部を貫通させてベ
ースコンタクト領域Ｂａが形成される。ベース領域Ｂの
外周とソース領域Ｓの外周の間にソース・ドレイン導通
用チャネル部Ｃが形成される。
レート（1'）上にＮ-型エピタキシャル成長層（1"）を
積層したもので、エピタキシャル成長層（1"）の表層部
に複数のベース領域Ｂが所定の配列ピッチと形状、例え
ば図３（ｂ）に示すように、同一サイズの略正方形のも
のが、縦横に定ピッチで碁盤の目配列で形成される。各
ベース領域ＢにＮ+型不純物を選択拡散してソース領域
Ｓが形成され、各ソース領域Ｓの中央部を貫通させてベ
ースコンタクト領域Ｂａが形成される。ベース領域Ｂの
外周とソース領域Ｓの外周の間にソース・ドレイン導通
用チャネル部Ｃが形成される。
【０００４】半導体基板（1）の隣接するベース領域Ｂ
間とチャネル部Ｃ上にゲート酸化膜（2）が形成され、
その上にゲートポリシリコンのゲート電極Ｇが形成され
る。ゲート電極Ｇを覆うように層間絶縁膜（3）が形成
され、最後にアルミニウムの配線パターンであるゲート
電極パターン（4）とソース電極パターン（5）が形成さ
れる。
間とチャネル部Ｃ上にゲート酸化膜（2）が形成され、
その上にゲートポリシリコンのゲート電極Ｇが形成され
る。ゲート電極Ｇを覆うように層間絶縁膜（3）が形成
され、最後にアルミニウムの配線パターンであるゲート
電極パターン（4）とソース電極パターン（5）が形成さ
れる。
【０００５】ゲート電極Ｇに正電圧を印加すると、チャ
ネル部ＣがＮ型に反転してソース領域Ｓとドレイン領域
Ｄ間が導通し、ソース領域Ｓからチャネル部Ｃを経てド
レイン領域Ｄに縦型の電子流Ｉｄが流れる。このとき、
ドレイン領域Ｄは不純物濃度が低く、電子流Ｉｄの導通
抵抗が大きくなるため、予め基板の極表面付近に高濃度
のＮ型不純物領域を薄く形成したものもある。
ネル部ＣがＮ型に反転してソース領域Ｓとドレイン領域
Ｄ間が導通し、ソース領域Ｓからチャネル部Ｃを経てド
レイン領域Ｄに縦型の電子流Ｉｄが流れる。このとき、
ドレイン領域Ｄは不純物濃度が低く、電子流Ｉｄの導通
抵抗が大きくなるため、予め基板の極表面付近に高濃度
のＮ型不純物領域を薄く形成したものもある。
【０００６】
【発明が解決しようとする課題】図３（ａ）のＦＥＴに
おいては、ソース領域Ｓとベース領域Ｂ及びドレイン領
域Ｄの間で、図３（ｃ）に示されるような寄生トランジ
スタＱが形成される。この寄生トランジスタＱのエミッ
タとベース間は、ソース領域Ｓの真下のベース領域Ｂ内
に形成された拡散抵抗（ベース抵抗）Ｒａで電気的接続
される。拡散抵抗Ｒａは、ソース領域Ｓの真下のベース
領域Ｂが薄く、かつ、不純物濃度が低いために大きく
て、平均値は１０００Ω／□を超えている。
おいては、ソース領域Ｓとベース領域Ｂ及びドレイン領
域Ｄの間で、図３（ｃ）に示されるような寄生トランジ
スタＱが形成される。この寄生トランジスタＱのエミッ
タとベース間は、ソース領域Ｓの真下のベース領域Ｂ内
に形成された拡散抵抗（ベース抵抗）Ｒａで電気的接続
される。拡散抵抗Ｒａは、ソース領域Ｓの真下のベース
領域Ｂが薄く、かつ、不純物濃度が低いために大きく
て、平均値は１０００Ω／□を超えている。
【０００７】ベース領域Ｂの拡散抵抗Ｒａの平均値が大
きくなるほど、小さいベース電流で寄生トランジスタＱ
にベース・エミッタ間電圧が生じてコレクタ電流が流れ
易くなる。そこで、ソース・ドレイン間が導通から遮断
する瞬間にインダクタンス負荷（Ｌ負荷）で高い衝撃電
圧が加わると、ドレイン電流と異なる不所望な寄生コレ
クタ電流が流れて、トランジスタ素子が破壊に到る不具
合が生じることがある。このような不具合の発生率は、
拡散抵抗Ｒａの平均値が大きく、Ｌ負荷耐量が小さくな
るほど高い。つまり、１０００Ω／□を超える拡散抵抗
Ｒａのある現状のＦＥＴにおいては、ベース電圧オフ時
に寄生トランジスタＱがオンし易くて、Ｌ負荷耐量が小
さく、寄生コレクタ電流で破壊される確率が高い問題が
あった。
きくなるほど、小さいベース電流で寄生トランジスタＱ
にベース・エミッタ間電圧が生じてコレクタ電流が流れ
易くなる。そこで、ソース・ドレイン間が導通から遮断
する瞬間にインダクタンス負荷（Ｌ負荷）で高い衝撃電
圧が加わると、ドレイン電流と異なる不所望な寄生コレ
クタ電流が流れて、トランジスタ素子が破壊に到る不具
合が生じることがある。このような不具合の発生率は、
拡散抵抗Ｒａの平均値が大きく、Ｌ負荷耐量が小さくな
るほど高い。つまり、１０００Ω／□を超える拡散抵抗
Ｒａのある現状のＦＥＴにおいては、ベース電圧オフ時
に寄生トランジスタＱがオンし易くて、Ｌ負荷耐量が小
さく、寄生コレクタ電流で破壊される確率が高い問題が
あった。
【０００８】また、ソース領域Ｓの中心にベースコンタ
クト領域Ｂａを目合わせして形成しているが、目合わせ
時の目ずれでソース領域Ｓの中心とベースコンタクト領
域Ｂａの中心がずれ、例えば図３（ｂ）の鎖線に示すよ
うに、ベースコンタクト領域Ｂａがソース領域Ｓの中心
部から外れることがある。このように目ずれを起こす
と、ソース領域Ｓの真下のベース領域Ｂのベースコンタ
クト領域Ｂａを中心とする放射方向での拡散抵抗値分布
が、目ずれをした図３（ｂ）のｍ側より反対のｎ側で高
くなり、拡散抵抗Ｒａの最大値が増大して、上記不具合
の発生率を尚更に高くしていた。
クト領域Ｂａを目合わせして形成しているが、目合わせ
時の目ずれでソース領域Ｓの中心とベースコンタクト領
域Ｂａの中心がずれ、例えば図３（ｂ）の鎖線に示すよ
うに、ベースコンタクト領域Ｂａがソース領域Ｓの中心
部から外れることがある。このように目ずれを起こす
と、ソース領域Ｓの真下のベース領域Ｂのベースコンタ
クト領域Ｂａを中心とする放射方向での拡散抵抗値分布
が、目ずれをした図３（ｂ）のｍ側より反対のｎ側で高
くなり、拡散抵抗Ｒａの最大値が増大して、上記不具合
の発生率を尚更に高くしていた。
【０００９】本発明の目的は、ベース領域の実質上の拡
散抵抗を下げてＬ負荷耐量を大きくしたパワー用縦型Ｆ
ＥＴを提供することにある。
散抵抗を下げてＬ負荷耐量を大きくしたパワー用縦型Ｆ
ＥＴを提供することにある。
【００１０】
【課題を解決するための手段】本発明は、ドレイン領域
となる一導電型半導体基板の表面の所定領域に他導電型
不純物を選択拡散して形成したベース領域の中央部分
に、同ベース領域と異なる一導電型不純物を選択拡散し
て形成されるソース領域が、所定幅で離隔した複数の分
割ソース領域であり、複数の分割ソース領域間がソース
領域真下のベース領域と同一の幅狭なソース分割ベース
領域である構造にて、上記目的を達成するものである。
となる一導電型半導体基板の表面の所定領域に他導電型
不純物を選択拡散して形成したベース領域の中央部分
に、同ベース領域と異なる一導電型不純物を選択拡散し
て形成されるソース領域が、所定幅で離隔した複数の分
割ソース領域であり、複数の分割ソース領域間がソース
領域真下のベース領域と同一の幅狭なソース分割ベース
領域である構造にて、上記目的を達成するものである。
【００１１】上記ソース領域は、略４等分に分割された
４分割ソース領域にすることが実用上に望ましい。
４分割ソース領域にすることが実用上に望ましい。
【００１２】
【作用】ソース領域を複数に分割し、分割された複数の
分割ソース領域間をベース領域にしておくと、分割ソー
ス領域間のベース領域での拡散抵抗がソース領域真下の
ベース領域の拡散抵抗より大幅に小さくなり、この小さ
な拡散抵抗の存在でベース領域全体の実質上の拡散抵抗
が減少して、寄生トランジスタがオンし難くなり、Ｌ負
荷耐量を大きくすることが可能となる。
分割ソース領域間をベース領域にしておくと、分割ソー
ス領域間のベース領域での拡散抵抗がソース領域真下の
ベース領域の拡散抵抗より大幅に小さくなり、この小さ
な拡散抵抗の存在でベース領域全体の実質上の拡散抵抗
が減少して、寄生トランジスタがオンし難くなり、Ｌ負
荷耐量を大きくすることが可能となる。
【００１３】
【実施例】本発明の図３のパワー用縦型のＦＥＴに適用
した実施例を、図１（ａ）（ｂ）及び図２を参照して説
明する。なお、図１と図２の各実施例の図３と同一、又
は、相当部分には同一符号を付して、説明は省略する。
した実施例を、図１（ａ）（ｂ）及び図２を参照して説
明する。なお、図１と図２の各実施例の図３と同一、又
は、相当部分には同一符号を付して、説明は省略する。
【００１４】図１（ａ）（ｂ）に示されるように、本発
明は１ベース領域Ｂに形成されるソース領域Ｓを複数に
分割したことを特徴とする。図１の実施例のソース領域
Ｓは、全体が略正方形であり、その各辺の中央と直交す
る十文字状の分割線で互いに離隔させて４等分された４
分割ソース領域Ｓ'…で構成される。各分割ソース領域
Ｓ'…間は、分割ソース領域Ｓ'…の真下のベース領域Ｂ
と同一の十文字状のソース分割ベース領域Ｂ'である。
ソース分割ベース領域Ｂ'は半導体基板（1）の表面に露
呈して、その十文字中央部がベースコンタクト領域Ｂａ
となる。
明は１ベース領域Ｂに形成されるソース領域Ｓを複数に
分割したことを特徴とする。図１の実施例のソース領域
Ｓは、全体が略正方形であり、その各辺の中央と直交す
る十文字状の分割線で互いに離隔させて４等分された４
分割ソース領域Ｓ'…で構成される。各分割ソース領域
Ｓ'…間は、分割ソース領域Ｓ'…の真下のベース領域Ｂ
と同一の十文字状のソース分割ベース領域Ｂ'である。
ソース分割ベース領域Ｂ'は半導体基板（1）の表面に露
呈して、その十文字中央部がベースコンタクト領域Ｂａ
となる。
【００１５】図１のＦＥＴにおいても、ソース領域Ｓと
ベース領域Ｂ及びドレイン領域Ｄの間で寄生トランジス
タＱが形成される。この寄生トランジスタＱのエミッタ
とベース間は、４分割ソース領域Ｓ'…の真下のベース
領域Ｂ中の拡散抵抗Ｒａと、４分割ソース領域Ｓ'…の
間のソース分割ベース領域Ｂ'中の拡散抵抗Ｒｂで電気
的接続される。拡散抵抗Ｒａは、ソース領域Ｓの真下の
ベース領域Ｂが薄く、かつ、不純物濃度が低いために大
きいが、ソース分割ベース領域Ｂ'の拡散抵抗Ｒｂは、
拡散抵抗Ｒａより大幅に小さい。すなわち、ソース分割
ベース領域Ｂ'は、ソース領域Ｓ真下のベース領域Ｂよ
りソース領域Ｓの厚さ分だけ厚く形成され、かつ、ソー
ス分割ベース領域Ｂ'の表層部の不純物濃度がソース領
域Ｓ真下のベース領域Ｂの不純物濃度より高いので、こ
この拡散抵抗Ｒｂが小さくなる。実験によると、拡散抵
抗Ｒａが１０００Ω／□を超えるものにおいて、拡散抵
抗Ｒｂは５０〜１００Ω／□であり、拡散抵抗Ｒａの約
１／１０まで小さくなることが分かっている。
ベース領域Ｂ及びドレイン領域Ｄの間で寄生トランジス
タＱが形成される。この寄生トランジスタＱのエミッタ
とベース間は、４分割ソース領域Ｓ'…の真下のベース
領域Ｂ中の拡散抵抗Ｒａと、４分割ソース領域Ｓ'…の
間のソース分割ベース領域Ｂ'中の拡散抵抗Ｒｂで電気
的接続される。拡散抵抗Ｒａは、ソース領域Ｓの真下の
ベース領域Ｂが薄く、かつ、不純物濃度が低いために大
きいが、ソース分割ベース領域Ｂ'の拡散抵抗Ｒｂは、
拡散抵抗Ｒａより大幅に小さい。すなわち、ソース分割
ベース領域Ｂ'は、ソース領域Ｓ真下のベース領域Ｂよ
りソース領域Ｓの厚さ分だけ厚く形成され、かつ、ソー
ス分割ベース領域Ｂ'の表層部の不純物濃度がソース領
域Ｓ真下のベース領域Ｂの不純物濃度より高いので、こ
この拡散抵抗Ｒｂが小さくなる。実験によると、拡散抵
抗Ｒａが１０００Ω／□を超えるものにおいて、拡散抵
抗Ｒｂは５０〜１００Ω／□であり、拡散抵抗Ｒａの約
１／１０まで小さくなることが分かっている。
【００１６】したがって、小さいベース電流で寄生トラ
ンジスタＱにベース・エミッタ間電圧が生じてコレクタ
電流が流れるとき、コレクタ電流は拡散抵抗値の小さい
ソース分割ベース領域Ｂ'を主として流れて、拡散抵抗
値の大きい分割ソース領域Ｓ'の真下のベース領域Ｂの
拡散抵抗Ｒａの影響力を弱める。かつ、分割ベース領域
Ｂ…を含むベース領域Ｂの全体の平均的拡散抵抗値が、
拡散抵抗Ｒｂのために小さくなり、その結果、図１のＦ
ＥＴの寄生トランジスタＱがベース電圧オフ時に導通し
難くなり、Ｌ負荷耐量が上がる。
ンジスタＱにベース・エミッタ間電圧が生じてコレクタ
電流が流れるとき、コレクタ電流は拡散抵抗値の小さい
ソース分割ベース領域Ｂ'を主として流れて、拡散抵抗
値の大きい分割ソース領域Ｓ'の真下のベース領域Ｂの
拡散抵抗Ｒａの影響力を弱める。かつ、分割ベース領域
Ｂ…を含むベース領域Ｂの全体の平均的拡散抵抗値が、
拡散抵抗Ｒｂのために小さくなり、その結果、図１のＦ
ＥＴの寄生トランジスタＱがベース電圧オフ時に導通し
難くなり、Ｌ負荷耐量が上がる。
【００１７】また、ソース領域Ｓを４分割するソース分
割ベース領域Ｂ'の中心と全体のソース領域Ｓの中心が
目ずれを起こして、拡散抵抗Ｒａに場所的なバラツキが
生じても、これはソース分割ベース領域Ｂ'の小さな拡
散抵抗Ｒａの存在で無視できる。
割ベース領域Ｂ'の中心と全体のソース領域Ｓの中心が
目ずれを起こして、拡散抵抗Ｒａに場所的なバラツキが
生じても、これはソース分割ベース領域Ｂ'の小さな拡
散抵抗Ｒａの存在で無視できる。
【００１８】図２に示される実施例のＦＥＴは、略正方
形のソース領域Ｓを対角線方向に４分割している。４つ
の分割ソース領域Ｓ'…は略扇形をなし、それぞれの間
のソース分割ベース領域Ｂ'の拡散抵抗Ｒｂが５０〜１
００Ω／□と小さくなって、上記実施例と同様な作用効
果を発揮する。
形のソース領域Ｓを対角線方向に４分割している。４つ
の分割ソース領域Ｓ'…は略扇形をなし、それぞれの間
のソース分割ベース領域Ｂ'の拡散抵抗Ｒｂが５０〜１
００Ω／□と小さくなって、上記実施例と同様な作用効
果を発揮する。
【００１９】以上の実施例におけるソース分割ベース領
域Ｂ'の幅Ｗは任意であるが、ソース領域Ｓが１μｍ程
度の深さで形成されているものにおいては、幅Ｗは２〜
３μｍが適当である。また、ソース領域Ｓを４等分に分
割したもので説明したが、２等分に分割したもの、或い
は５等分以上に分割することも可能である。このソース
領域Ｓの分割数は、多くなるほど各々の分割ソース領域
の面積が少なくなり、ＦＥＴ本来の特性を変えることに
なるので、４分割程度が望ましい。
域Ｂ'の幅Ｗは任意であるが、ソース領域Ｓが１μｍ程
度の深さで形成されているものにおいては、幅Ｗは２〜
３μｍが適当である。また、ソース領域Ｓを４等分に分
割したもので説明したが、２等分に分割したもの、或い
は５等分以上に分割することも可能である。このソース
領域Ｓの分割数は、多くなるほど各々の分割ソース領域
の面積が少なくなり、ＦＥＴ本来の特性を変えることに
なるので、４分割程度が望ましい。
【００２０】なお、本発明はｎチャネル型ＦＥＴに限ら
ず、ｐチャネル型ＦＥＴにも適用可能である。
ず、ｐチャネル型ＦＥＴにも適用可能である。
【００２１】
【発明の効果】本発明によれば、１ベース領域にソース
領域を分割して形成し、複数の分割ソース領域間をベー
ス領域にしたので、分割ソース領域間のソース分割ベー
ス領域での拡散抵抗がソース領域真下のベース領域の拡
散抵抗より大幅に小さくなって、ベース領域全体の実質
上の拡散抵抗が減少して、ソース領域とベース領域とド
レイン領域間で発生する寄生トランジスタがゲート電圧
オフ時に導通し難くなり、インダクタンス負荷耐量を大
きくすることが可能となる。
領域を分割して形成し、複数の分割ソース領域間をベー
ス領域にしたので、分割ソース領域間のソース分割ベー
ス領域での拡散抵抗がソース領域真下のベース領域の拡
散抵抗より大幅に小さくなって、ベース領域全体の実質
上の拡散抵抗が減少して、ソース領域とベース領域とド
レイン領域間で発生する寄生トランジスタがゲート電圧
オフ時に導通し難くなり、インダクタンス負荷耐量を大
きくすることが可能となる。
【００２２】また、ソース領域を分割して、分割ソース
領域間の拡散抵抗を小さくすることで、ソース領域にベ
ースコンタクト領域を形成するときの目ずれの影響が少
なくできて、電界効果トランジスタの特性を安定させた
製造が容易にできるようになる。
領域間の拡散抵抗を小さくすることで、ソース領域にベ
ースコンタクト領域を形成するときの目ずれの影響が少
なくできて、電界効果トランジスタの特性を安定させた
製造が容易にできるようになる。
【図１】（ａ）は本発明に係る電界効果トランジスタの
一実施例の要部断面図、（ｂ）は図１（ａ）の電界効果
トランジスタにおける半導体基板の部分平面図。
一実施例の要部断面図、（ｂ）は図１（ａ）の電界効果
トランジスタにおける半導体基板の部分平面図。
【図２】本発明の他の実施例の電界効果トランジスタに
おける半導体基板の部分平面図。
おける半導体基板の部分平面図。
【図３】（ａ）は従来のパワー用縦型電界効果トランジ
スタの要部断面図、（ｂ）は図２（ａ）の電界効果トラ
ンジスタにおける半導体基板の部分平面図、（ｃ）は図
３（ａ）（ｂ）の電界効果トランジスタに発生する寄生
トランジスタの回路図。
スタの要部断面図、（ｂ）は図２（ａ）の電界効果トラ
ンジスタにおける半導体基板の部分平面図、（ｃ）は図
３（ａ）（ｂ）の電界効果トランジスタに発生する寄生
トランジスタの回路図。
1 半導体基板 Ｄ ドレイン領域 Ｂ ベース領域 Ｂ' ソース分割ベース領域 Ｓ ソース領域 Ｓ' 分割ソース領域
Claims (3)
- 【請求項１】 ドレイン領域となる一導電型半導体基板
の表面の所定領域に他導電型不純物を選択拡散して形成
したベース領域の中央部分に、同ベース領域と異なる一
導電型不純物を選択拡散して形成されるソース領域が、
所定幅で離隔した複数の分割ソース領域であり、複数の
分割ソース領域間が幅狭なソース分割ベース領域である
ことを特徴とする電界効果トランジスタ。 - 【請求項２】 ソース領域が略４等分に分割された４分
割ソース領域であることを特徴とする請求項１記載の電
界効果トランジスタ。 - 【請求項３】 ベース領域が略正方形であって、ソース
領域が対角線で４等分されている請求項１又は２記載の
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5162469A JP2903452B2 (ja) | 1993-06-30 | 1993-06-30 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5162469A JP2903452B2 (ja) | 1993-06-30 | 1993-06-30 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766392A true JPH0766392A (ja) | 1995-03-10 |
| JP2903452B2 JP2903452B2 (ja) | 1999-06-07 |
Family
ID=15755221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5162469A Expired - Lifetime JP2903452B2 (ja) | 1993-06-30 | 1993-06-30 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903452B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452222B1 (en) | 1998-12-11 | 2002-09-17 | Nec Corporation | MIS type semiconductor device and method for manufacturing the same |
| US7705408B2 (en) * | 2005-04-11 | 2010-04-27 | Nec Electronics Corporation | Vertical field effect transistor |
| US8129758B2 (en) | 2008-07-09 | 2012-03-06 | Panasonic Corporation | Semiconductor element and manufacturing method therefor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62189759A (ja) * | 1985-12-11 | 1987-08-19 | ゼネラル・エレクトリツク・カンパニイ | 電流制限式絶縁ゲ−ト半導体装置 |
| JPS63289871A (ja) * | 1987-05-21 | 1988-11-28 | Hitachi Ltd | 半導体装置 |
-
1993
- 1993-06-30 JP JP5162469A patent/JP2903452B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| US8129758B2 (en) | 2008-07-09 | 2012-03-06 | Panasonic Corporation | Semiconductor element and manufacturing method therefor |
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| JP2903452B2 (ja) | 1999-06-07 |
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