JPH0769727B2 - 多点アナログ入力処理装置 - Google Patents
多点アナログ入力処理装置Info
- Publication number
- JPH0769727B2 JPH0769727B2 JP11819890A JP11819890A JPH0769727B2 JP H0769727 B2 JPH0769727 B2 JP H0769727B2 JP 11819890 A JP11819890 A JP 11819890A JP 11819890 A JP11819890 A JP 11819890A JP H0769727 B2 JPH0769727 B2 JP H0769727B2
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- JP
- Japan
- Prior art keywords
- module
- modules
- analog input
- switch means
- multiplexer
- Prior art date
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- Expired - Lifetime
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- Control By Computers (AREA)
Description
この発明は、例えばプロセス制御システムにおける制御
対象の多数個所から得られる多点アナログ入力信号を処
理するための多点アナログ入力処理装置に関するもので
ある。
対象の多数個所から得られる多点アナログ入力信号を処
理するための多点アナログ入力処理装置に関するもので
ある。
第２図は従来の多点アナログ入力処理装置を示す構成図
である。 第２図において、バックプレーンと呼ばれる基板１に
は、１個の第２のモジュールとしての多点アナログ入力
処理用モジュールＡ（以下、モジュールＡと言う）と、
複数個（例えば11個）の第１のモジュールとしての入力
点数拡張用モジュールＢ（以下、モジュールＢと言う）
とがそれぞれ着脱可能に装着されている。これらのモジ
ュールA,Bの各々には、制御対象（図示せず）の多数個
所に設置された各種センサ等から多数のアナログ入力信
号（多点アナログ入力）がそれぞれ入力されるように成
されている。図示の例では、１つのモジュールについて
16個の信号が入力されるように成されている。 モジュールＢには、多点アナログ入力を時分割処理する
第１のマルチプレクサとしてのマルチプレクサ２と、こ
のマルチプレクサ２から得られる時分割信号を外部に出
力させるための第１のスイッチ手段としてのスイッチ３
とが設けられている。 モジュールＡには、多点アナログ入力を時分割処理する
第２のマルチプレクサとしてのマルチプレクサ４と、上
記スイッチ３から取り出されたモジュールＢの時分割信
号を入力させるための第２のスイッチ手段としてのスイ
ッチ５と、上記マルチプレクサ４及び上記スイッチ５か
ら得られる自マルチプレクサＡの時分割信号と他モジュ
ールＢの時分割信号とをディジタル信号に変換するA/D
変換器６と、上記ディジタル信号を信号処理すると共に
上記マルチプレクサ2,4、スイッチ3,5及びA/D変換器６
等を制御するCPU7及びメモリ８から成る演算処理部と、
上記CPU7と外部接続された上位装置としての制御モジュ
ール９との通信を行う通信手段としてのI/F部10とが設
けられている。 また、基板１にはモジュールＡのスイッチ５とモジュー
ルＢのスイッチ３とを接続する信号ライン11と、モジュ
ールＡのCPU7とモジュールＢのマルチプレクサ２及びス
イッチ３とを接続する制御ライン12と、制御モジュール
９とモジュールA,Bとを接続する制御ライン13とが設け
られている。なお、モジュールA,Bはカード状に形成す
ることもできる。 上記構成によれば、CPU7の制御に応じてスイッチ５がON
に成される共に、スイッチ３及びマルチプレクサ4,2が
順次制御されることにより、A/D変換器６はマルチプレ
クサ4,2から得られる各多点アナログ入力の時分割信号
を順次にディジタル信号に変換する。このディジタル信
号はCPU7及びメモリ８により所定の信号処理が成され、
この処理された信号はI/F部10を通じて制御モジュール
９に送られる。制御モジュール９は上記処理結果に応じ
て制御対象を制御する。また、制御モジュール９は制御
ライン13を用いて、モジュールA,Bを必要に応じて制御
する。 以上のように、この多点アナログ入力処理装置によれ
ば、信号処理及び制御機能を持つ１個のモジュールＡ
と、多点アナログ入力の時分割処理機能のみを持つ複数
個のモジュールＢとを用いることにより、全体として簡
単なハードウェア構成で多点アナログ入力の処理を効率
良く行うことができる。また、モジュールＢの数を増や
すことにより、アナログ入力の点数を拡張することがで
きる。
である。 第２図において、バックプレーンと呼ばれる基板１に
は、１個の第２のモジュールとしての多点アナログ入力
処理用モジュールＡ（以下、モジュールＡと言う）と、
複数個（例えば11個）の第１のモジュールとしての入力
点数拡張用モジュールＢ（以下、モジュールＢと言う）
とがそれぞれ着脱可能に装着されている。これらのモジ
ュールA,Bの各々には、制御対象（図示せず）の多数個
所に設置された各種センサ等から多数のアナログ入力信
号（多点アナログ入力）がそれぞれ入力されるように成
されている。図示の例では、１つのモジュールについて
16個の信号が入力されるように成されている。 モジュールＢには、多点アナログ入力を時分割処理する
第１のマルチプレクサとしてのマルチプレクサ２と、こ
のマルチプレクサ２から得られる時分割信号を外部に出
力させるための第１のスイッチ手段としてのスイッチ３
とが設けられている。 モジュールＡには、多点アナログ入力を時分割処理する
第２のマルチプレクサとしてのマルチプレクサ４と、上
記スイッチ３から取り出されたモジュールＢの時分割信
号を入力させるための第２のスイッチ手段としてのスイ
ッチ５と、上記マルチプレクサ４及び上記スイッチ５か
ら得られる自マルチプレクサＡの時分割信号と他モジュ
ールＢの時分割信号とをディジタル信号に変換するA/D
変換器６と、上記ディジタル信号を信号処理すると共に
上記マルチプレクサ2,4、スイッチ3,5及びA/D変換器６
等を制御するCPU7及びメモリ８から成る演算処理部と、
上記CPU7と外部接続された上位装置としての制御モジュ
ール９との通信を行う通信手段としてのI/F部10とが設
けられている。 また、基板１にはモジュールＡのスイッチ５とモジュー
ルＢのスイッチ３とを接続する信号ライン11と、モジュ
ールＡのCPU7とモジュールＢのマルチプレクサ２及びス
イッチ３とを接続する制御ライン12と、制御モジュール
９とモジュールA,Bとを接続する制御ライン13とが設け
られている。なお、モジュールA,Bはカード状に形成す
ることもできる。 上記構成によれば、CPU7の制御に応じてスイッチ５がON
に成される共に、スイッチ３及びマルチプレクサ4,2が
順次制御されることにより、A/D変換器６はマルチプレ
クサ4,2から得られる各多点アナログ入力の時分割信号
を順次にディジタル信号に変換する。このディジタル信
号はCPU7及びメモリ８により所定の信号処理が成され、
この処理された信号はI/F部10を通じて制御モジュール
９に送られる。制御モジュール９は上記処理結果に応じ
て制御対象を制御する。また、制御モジュール９は制御
ライン13を用いて、モジュールA,Bを必要に応じて制御
する。 以上のように、この多点アナログ入力処理装置によれ
ば、信号処理及び制御機能を持つ１個のモジュールＡ
と、多点アナログ入力の時分割処理機能のみを持つ複数
個のモジュールＢとを用いることにより、全体として簡
単なハードウェア構成で多点アナログ入力の処理を効率
良く行うことができる。また、モジュールＢの数を増や
すことにより、アナログ入力の点数を拡張することがで
きる。
上述した従来の多点アナログ入力処理装置においては、
各モジュールA,Bから得られる時分割信号のA/D変換処理
はモジュールＡのみで行われるため、モジュールＢの数
が増えると、A/D変換周期が長くなってしまうという問
題がある。プロセス制御等においては、制御対象の監視
や制御対象からのデータの収集等に関する入力処理は比
較的低速であってもよいが、制御機能に関する入力処理
は高速で行う必要があるため、モジュールＢの数が増え
た場合は不都合となる。 この発明は上記のような課題を解決するためになされた
もので、モジュールＢの数が増えても高速処理を行うこ
とのできるようにした多点アナログ入力処理装置を提供
することを目的としている。
各モジュールA,Bから得られる時分割信号のA/D変換処理
はモジュールＡのみで行われるため、モジュールＢの数
が増えると、A/D変換周期が長くなってしまうという問
題がある。プロセス制御等においては、制御対象の監視
や制御対象からのデータの収集等に関する入力処理は比
較的低速であってもよいが、制御機能に関する入力処理
は高速で行う必要があるため、モジュールＢの数が増え
た場合は不都合となる。 この発明は上記のような課題を解決するためになされた
もので、モジュールＢの数が増えても高速処理を行うこ
とのできるようにした多点アナログ入力処理装置を提供
することを目的としている。
この発明においては、基板にそれぞれ複数個のモジュー
ルＡとＢとを装着するように成し、常に１個のモジュー
ルＡで全部のモジュールＢを担当させると共に残りのモ
ジュールＡは自己の入力処理のみを行うようにしたもの
である。
ルＡとＢとを装着するように成し、常に１個のモジュー
ルＡで全部のモジュールＢを担当させると共に残りのモ
ジュールＡは自己の入力処理のみを行うようにしたもの
である。
入力処理に高速性を要求されるアナログ入力に対して
は、モジュールＡのみで処理を行うように成すと共に、
低速の処理でよいアナログ入力に対しては、１個のモジ
ュールＡに多数のモジュールＢを担当させて処理を行う
ように成すことにより、高速処理と低速処理とを同時に
実行することができる。また、コストがモジュールＡ≫
モジュールＢであるため、モジュールＡのみで構成する
場合に比べて、簡単かつ安価に多点アナログ入力処理装
置が得られる。
は、モジュールＡのみで処理を行うように成すと共に、
低速の処理でよいアナログ入力に対しては、１個のモジ
ュールＡに多数のモジュールＢを担当させて処理を行う
ように成すことにより、高速処理と低速処理とを同時に
実行することができる。また、コストがモジュールＡ≫
モジュールＢであるため、モジュールＡのみで構成する
場合に比べて、簡単かつ安価に多点アナログ入力処理装
置が得られる。
以下、この発明の一実施例を図について説明する。第１
図においては、第２図と実質的に等しい部分には同一符
号を付して説明を省略する。 この発明においては、基板１に複数個のモジュールＡと
複数個のモジュールＢとを着脱可能に装着するように成
されている。第１図の場合は３個のモジュールA1,A2,A3
と９個のモジュールＢとが装着された例を示している。
そして例えばモジュールA1のスイッチ５をONと成し、こ
のモジュールA1に全部のモジュールＢを担当させてい
る。またモジュールA2,A3のスイッチ５をOFFと成し、こ
れらのモジュールA2,A3はそれぞれ単独で自モジュール
の多点アナログ入力のみを処理するように成されてい
る。 このために、モジュールA1,A2,A3にはモジュールコント
ローラ14が設けられ、このモジュールコントローラ14に
より、スイッチ5,3及びマルチプレクサ２を制御ライン1
2を通じて制御するように成されている。なおCPU7、メ
モリ８及びモジュールコントローラ14により演算処理部
が構成される。そして制御モジュール９からの指示信号
により全部のモジュールＢを担当する１個の例えばモジ
ュールA1が選択されると、このモジュールA1のCPU7の制
御により、モジュールコントローラ14を通じてモジュー
ルA1のスイッチ５がON,他のモジュールA2,A3のスイッチ
５はOFFのままである。これによって全てのモジュール
ＢがモジュールA1に信号ライン11及び制御ライ12を通じ
て接続されると共に、他のモジュールA2,A3はそれぞれ
単独で自モジュールの入力処理のみを行うようになる。
なお、モジュールA1,A2,A3のスイッチのON,OFF制御は、
制御モジュール９により制御ライン13を通じて直接に行
ってもよい。 上記構成によれば、モジュールA2,A3はそれぞれ自分自
身に入力された多点アナログ入力の処理のみを行うの
で、A/D変換周期の短い高速処理を行うことができる。
これと共に、モジュールA1は自モジュール及び他の９個
のモジュールＢの多点アナログ入力の処理を順次に行う
ので、A/D変換周期の長い低速処理となる。従って、共
通の基板１上で高速処理と低速処理とが同時に実行され
る。
図においては、第２図と実質的に等しい部分には同一符
号を付して説明を省略する。 この発明においては、基板１に複数個のモジュールＡと
複数個のモジュールＢとを着脱可能に装着するように成
されている。第１図の場合は３個のモジュールA1,A2,A3
と９個のモジュールＢとが装着された例を示している。
そして例えばモジュールA1のスイッチ５をONと成し、こ
のモジュールA1に全部のモジュールＢを担当させてい
る。またモジュールA2,A3のスイッチ５をOFFと成し、こ
れらのモジュールA2,A3はそれぞれ単独で自モジュール
の多点アナログ入力のみを処理するように成されてい
る。 このために、モジュールA1,A2,A3にはモジュールコント
ローラ14が設けられ、このモジュールコントローラ14に
より、スイッチ5,3及びマルチプレクサ２を制御ライン1
2を通じて制御するように成されている。なおCPU7、メ
モリ８及びモジュールコントローラ14により演算処理部
が構成される。そして制御モジュール９からの指示信号
により全部のモジュールＢを担当する１個の例えばモジ
ュールA1が選択されると、このモジュールA1のCPU7の制
御により、モジュールコントローラ14を通じてモジュー
ルA1のスイッチ５がON,他のモジュールA2,A3のスイッチ
５はOFFのままである。これによって全てのモジュール
ＢがモジュールA1に信号ライン11及び制御ライ12を通じ
て接続されると共に、他のモジュールA2,A3はそれぞれ
単独で自モジュールの入力処理のみを行うようになる。
なお、モジュールA1,A2,A3のスイッチのON,OFF制御は、
制御モジュール９により制御ライン13を通じて直接に行
ってもよい。 上記構成によれば、モジュールA2,A3はそれぞれ自分自
身に入力された多点アナログ入力の処理のみを行うの
で、A/D変換周期の短い高速処理を行うことができる。
これと共に、モジュールA1は自モジュール及び他の９個
のモジュールＢの多点アナログ入力の処理を順次に行う
ので、A/D変換周期の長い低速処理となる。従って、共
通の基板１上で高速処理と低速処理とが同時に実行され
る。
この発明によれば、多点アナログ入力の時分割処理機能
を有する複数個の第１のモジュールと、上記第１のモジ
ュールからの時分割信号と自モジュールで得られる時分
割信号とA/D変換し、そのディジタル信号を処理すると
共に上記第１のモジュールを制御する機能を持つ複数個
の第２のモジュールとを基板に着脱自在に設けると共
に、１個の第２のモジュールで全部の第１のモジュール
からの時分割信号を処理するように構成したので、A/D
変換周期の短い高速処理とA/D変換周期の長い低速処理
とを同時に行うことが可能となり、多点アナログ入力処
理を従来よりさらに効率良く行うことができる。また、
コストがモジュールＡ≫モジュールＢであるため、モジ
ュールＡのみで構成する場合に比べて、構成が簡単であ
り、従って、安価に多点アナログ入力処理装置を得るこ
とができる。
を有する複数個の第１のモジュールと、上記第１のモジ
ュールからの時分割信号と自モジュールで得られる時分
割信号とA/D変換し、そのディジタル信号を処理すると
共に上記第１のモジュールを制御する機能を持つ複数個
の第２のモジュールとを基板に着脱自在に設けると共
に、１個の第２のモジュールで全部の第１のモジュール
からの時分割信号を処理するように構成したので、A/D
変換周期の短い高速処理とA/D変換周期の長い低速処理
とを同時に行うことが可能となり、多点アナログ入力処
理を従来よりさらに効率良く行うことができる。また、
コストがモジュールＡ≫モジュールＢであるため、モジ
ュールＡのみで構成する場合に比べて、構成が簡単であ
り、従って、安価に多点アナログ入力処理装置を得るこ
とができる。
第１図はこの発明の一実施例による多点アナログ入力処
理装置を示す構成図、第２図は従来の多点アナログ入力
装置を示す構成図である。 １は基板、2,4はマルチプレクサ、3,5はスイッチ、６は
A/D変換器、７はCPU、８はメモリ、９は制御モジュー
ル、10はI/F部、11は信号ライン、12は制御ライン、A1,
A2,A3は多点アナログ入力処理用モジュール、Ｂは入力
点数拡張用モジュール。 なお、図中、同一符号は同一、又は相当部分を示す。
理装置を示す構成図、第２図は従来の多点アナログ入力
装置を示す構成図である。 １は基板、2,4はマルチプレクサ、3,5はスイッチ、６は
A/D変換器、７はCPU、８はメモリ、９は制御モジュー
ル、10はI/F部、11は信号ライン、12は制御ライン、A1,
A2,A3は多点アナログ入力処理用モジュール、Ｂは入力
点数拡張用モジュール。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】多点アナログ入力を時分割処理する第１の
マルチプレクサとこの第１のマルチプレクサから出力さ
れる時分割信号を外部に出力させる第１のスイッチ手段
とを設けて成る第１のモジュールと、多点アナログ入力
を時分割処理する第２のマルチプレクサと上記第１のス
イッチ手段から得られる上記時分割信号を入力させる第
２のスイッチ手段と上記第２のマルチプレクサ及び第１
のスイッチ手段から得られる時分割信号をディジタル信
号に変換するA/D変換器と上記ディジタル信号を処理す
ると共に上記第１及び第２のマルチプレクサ、上記第１
及び第２のスイッチ手段及び上記A/D変換器を制御する
演算処理部と上記演算処理部と外部接続された装置との
通信を行うための通信手段とを設けて成る第２のモジュ
ールと、上記第１及び第２のモジュールがそれぞれ複数
個づつ着脱自在に装着されるように成されると共に上記
第１のスイッチ手段と第２のスイッチ手段とを接続する
信号ラインと上記演算処理部と上記第２のマルチプレク
サ及び第２のスイッチ手段とを接続する制御ラインとを
設けて成る基板とをそれぞれ具備して成り、複数個の第
２のモジュールのうち選択された１個の第２のモジュー
ルのみが自モジュール及び複数個の第１のモジュールの
全部から得られる時分割信号の処理を行うと共に残りの
第２のモジュールがそれぞれ自モジュールの時分割信号
の処理を行うように成された多点アナログ入力処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11819890A JPH0769727B2 (ja) | 1990-05-08 | 1990-05-08 | 多点アナログ入力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11819890A JPH0769727B2 (ja) | 1990-05-08 | 1990-05-08 | 多点アナログ入力処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414106A JPH0414106A (ja) | 1992-01-20 |
| JPH0769727B2 true JPH0769727B2 (ja) | 1995-07-31 |
Family
ID=14730607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11819890A Expired - Lifetime JPH0769727B2 (ja) | 1990-05-08 | 1990-05-08 | 多点アナログ入力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769727B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590345A (en) * | 1990-11-13 | 1996-12-31 | International Business Machines Corporation | Advanced parallel array processor(APAP) |
-
1990
- 1990-05-08 JP JP11819890A patent/JPH0769727B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414106A (ja) | 1992-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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