JPS62293585A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62293585A JPS62293585A JP61135910A JP13591086A JPS62293585A JP S62293585 A JPS62293585 A JP S62293585A JP 61135910 A JP61135910 A JP 61135910A JP 13591086 A JP13591086 A JP 13591086A JP S62293585 A JPS62293585 A JP S62293585A
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- function
- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、半導体記憶装置に関するもので、たとえば
、複数ビット単位でアクセスされるスタティック型ＲＡ
Ｍ等に利用して有効な技術に関するものである。
、複数ビット単位でアクセスされるスタティック型ＲＡ
Ｍ等に利用して有効な技術に関するものである。
（従来の技術〕
バイト単位など複数のビット単位でアクセスされるスタ
ティック型ＲＡＭ等各種の半導体記憶装置についζは、
例えば、１９８３年９月、■日立製作所発行のｒ日立１
０メモリデータブックＪ２２６負〜２３２頁に記載され
ている。
ティック型ＲＡＭ等各種の半導体記憶装置についζは、
例えば、１９８３年９月、■日立製作所発行のｒ日立１
０メモリデータブックＪ２２６負〜２３２頁に記載され
ている。
（発明が解決しようとする問題点〕
近年、このような半導体記憶装置の高’ＪＭ化が進み、
その記憶容量が大型化されているにもかかわらず、半導
体記憶装置竿体としては依然受動的な機能を持たされて
いるに過ぎない。すなわち、例えは記憶エリアに対応し
た丑き撓え保護や読み出し制限等の記憶装置自身として
の機能制御等でさえ、主装置の管理、制御のもとに行わ
れるため、主装置側にメモリマツプを設けたり、主装置
による複雑なソフトウェア処理を必要とする。
その記憶容量が大型化されているにもかかわらず、半導
体記憶装置竿体としては依然受動的な機能を持たされて
いるに過ぎない。すなわち、例えは記憶エリアに対応し
た丑き撓え保護や読み出し制限等の記憶装置自身として
の機能制御等でさえ、主装置の管理、制御のもとに行わ
れるため、主装置側にメモリマツプを設けたり、主装置
による複雑なソフトウェア処理を必要とする。
この発明の目的は、新しい機能を有する半導体記憶装置
を提供することにある。
を提供することにある。
この発明の前記ならびにその他の目的と新硯な特徴は、
この明細沓の記述および添付図面から明らかになるであ
ろう。
この明細沓の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの４要
を簡単に説明すれば、下記のとおりである。すなわら、
半導体記憶装置の各アドレス又は各メモリエリアに対応
して機能制御用の特定ビットを設け、外部から要求され
る機能実行に先立って指定アドレスに対応する上記機能
制御用の特定ビットを挟み出し、その内容に従って要求
される機能を実行し又は禁止するなどの制御を行うもの
である。
を簡単に説明すれば、下記のとおりである。すなわら、
半導体記憶装置の各アドレス又は各メモリエリアに対応
して機能制御用の特定ビットを設け、外部から要求され
る機能実行に先立って指定アドレスに対応する上記機能
制御用の特定ビットを挟み出し、その内容に従って要求
される機能を実行し又は禁止するなどの制御を行うもの
である。
上記した手段によれば、機能制御用ビットによって自律
的に半導体記憶装置の機能制御を行うことができ、主装
置の処理負担を軽減することができるものである。
的に半導体記憶装置の機能制御を行うことができ、主装
置の処理負担を軽減することができるものである。
第１図には、この発明が通用されたスタティック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各回
路ブロフクを構成する回路素子は、公知の半導体集積回
路の製造技術によって、単結晶シリコンのような一１固
の半導体基板上に形成される。
Ｍの一実施例のブロック図が示されている。同図の各回
路ブロフクを構成する回路素子は、公知の半導体集積回
路の製造技術によって、単結晶シリコンのような一１固
の半導体基板上に形成される。
この実施例のスタティック型ＲＡＭでは、各アドレスご
とに１ヒントずつのａ能制御用ピントが設けられ、８ビ
ツトのデータと合わせて、１ワードは９ビツト構成とさ
れる。この機能制御用ビットは、特に制限されないが、
スタティック型ＲＡＭの暑き込み動作モードにおいては
書き込み保護を行い、また読み出し動作モードにおいて
は読み出し制限を行うために用いられる。すなわち、機
能制御用ピントには実質的にキーワードとなる情報が記
憶され、メモリアクセスに際して外部の主装置から機能
制御用ビットが供給されるとともに、要求される機能の
実行に先立って、指定アドレスに記憶される機能制御用
ビー／ トが読み出される。
とに１ヒントずつのａ能制御用ピントが設けられ、８ビ
ツトのデータと合わせて、１ワードは９ビツト構成とさ
れる。この機能制御用ビットは、特に制限されないが、
スタティック型ＲＡＭの暑き込み動作モードにおいては
書き込み保護を行い、また読み出し動作モードにおいて
は読み出し制限を行うために用いられる。すなわち、機
能制御用ピントには実質的にキーワードとなる情報が記
憶され、メモリアクセスに際して外部の主装置から機能
制御用ビットが供給されるとともに、要求される機能の
実行に先立って、指定アドレスに記憶される機能制御用
ビー／ トが読み出される。
外部の装置から与えられた機能１ｔＩＩＩ御用ビツトと
指定アドレスから絖み出された機能制御用ピントは機能
制御用ビット比較回路Ｆ Ｃによって比較され、両ｈ＆
能制御用ビットが一致した場合においてのみデータの書
き込み又は読み出し動作が実行される。
指定アドレスから絖み出された機能制御用ピントは機能
制御用ビット比較回路Ｆ Ｃによって比較され、両ｈ＆
能制御用ビットが一致した場合においてのみデータの書
き込み又は読み出し動作が実行される。
機能制御用ピント比較回路ＦＣによる比較動作の結果は
、機能制御用ビット一致信号ＦＭとして、外０１Ｓの主
装置に出力される。
、機能制御用ビット一致信号ＦＭとして、外０１Ｓの主
装置に出力される。
第１図において、機能制御用ビットＤＦに対応してメモ
リアレイ！ｖｉ −Ａ ｌ（”１’ Ｆ”か設けられ、
入出力データＤＯ〜ｖ７に対応してメモリアレイＭ −
ＡＲＹＯ〜Ｍ −Ａ ＲＹ ７が設けられる。これらの
メモリアレイは、第１図の水平方向に配置される複数の
ワード線と、第１図の垂直方向に配置される複数の相補
データ線及びこれらのワード線と相補データ線の交点に
格−ｒ状に配置され・Ｓ複数のメモリセルによりそれぞ
れ構成される。
リアレイ！ｖｉ −Ａ ｌ（”１’ Ｆ”か設けられ、
入出力データＤＯ〜ｖ７に対応してメモリアレイＭ −
ＡＲＹＯ〜Ｍ −Ａ ＲＹ ７が設けられる。これらの
メモリアレイは、第１図の水平方向に配置される複数の
ワード線と、第１図の垂直方向に配置される複数の相補
データ線及びこれらのワード線と相補データ線の交点に
格−ｒ状に配置され・Ｓ複数のメモリセルによりそれぞ
れ構成される。
各メモリアレイを構成するワード線は、Ｘアドレスデコ
ーダＸＤＣＲによって選択、指定される。
ーダＸＤＣＲによって選択、指定される。
このＸアドレスデコーダＸＤＣＲには、外部アドレス信
号ＡＯ−Ａｉを受けるアドレスバッファＡ１）Ｂによっ
て形成される複数の相補内部アドレス信号１ｘ〜か供給
され、またタイミング１↑］御回路′ｒＣからタイミン
ク信号φＣピが供給される。ＸアドレスデコーダＸＤＣ
Ｒは、タイミング信号φＣＱのハイレヘルによって動作
状態とされ、アドレスバッファＡＤＢから供給される相
補内部アドレス信号ａｘ〜をデコードして、それらのア
ドレス信号によって指定される一つのワード線を選択す
るためのワード線選択信号を形成し、メモリアレイＭ−
Ａ ＲＹ Ｆ及び〜１−ＡＲＹＯ〜Ｍ−ＡＲＹ７に供給
する。
号ＡＯ−Ａｉを受けるアドレスバッファＡ１）Ｂによっ
て形成される複数の相補内部アドレス信号１ｘ〜か供給
され、またタイミング１↑］御回路′ｒＣからタイミン
ク信号φＣピが供給される。ＸアドレスデコーダＸＤＣ
Ｒは、タイミング信号φＣＱのハイレヘルによって動作
状態とされ、アドレスバッファＡＤＢから供給される相
補内部アドレス信号ａｘ〜をデコードして、それらのア
ドレス信号によって指定される一つのワード線を選択す
るためのワード線選択信号を形成し、メモリアレイＭ−
Ａ ＲＹ Ｆ及び〜１−ＡＲＹＯ〜Ｍ−ＡＲＹ７に供給
する。
一方、各メモリアレイを構成する相補データ線は、各メ
モリアレイに対応して設けられるカラムスイッチＣ３Ｗ
Ｆ□及びｃｓｗｏ〜Ｃ３Ｗ７を構成する図示されないス
１゛７チ＆ｉ ０ Ｓ Ｆ Ｅ Ｔにそれぞれ結合され
る。これらのスイッチＭＯ３ＦＥＴには、Ｙアドレスデ
コーダＹＤＣＲからデータ線選択信号が供給される。こ
のＹアドレスデコーダＹＤＣＨには、上記アドレスバッ
ファＡＤＢから複数の相補内部アドレス信号上ｙ〜が供
給され、またタイミング制御回路゛ｒＣからタイミング
信号φｃｅが供給される。ＹアドレスデコーダＹＤＣＲ
は、タイミング信号φｃｅのハイレベルによって動作状
態とされ、アドレスバッファＡＤＢから供給される相補
内部アドレス信号！ｙ〜をデコードして、これらのアド
レス信号によって指定される一組の相補データ線を選択
するためのデータＩＩＩ選択信号を形成し、カラムスイ
ッチＣ３ＷＦ及びＣ３ＷＯ〜Ｃ３Ｗ７に供給する。
モリアレイに対応して設けられるカラムスイッチＣ３Ｗ
Ｆ□及びｃｓｗｏ〜Ｃ３Ｗ７を構成する図示されないス
１゛７チ＆ｉ ０ Ｓ Ｆ Ｅ Ｔにそれぞれ結合され
る。これらのスイッチＭＯ３ＦＥＴには、Ｙアドレスデ
コーダＹＤＣＲからデータ線選択信号が供給される。こ
のＹアドレスデコーダＹＤＣＨには、上記アドレスバッ
ファＡＤＢから複数の相補内部アドレス信号上ｙ〜が供
給され、またタイミング制御回路゛ｒＣからタイミング
信号φｃｅが供給される。ＹアドレスデコーダＹＤＣＲ
は、タイミング信号φｃｅのハイレベルによって動作状
態とされ、アドレスバッファＡＤＢから供給される相補
内部アドレス信号！ｙ〜をデコードして、これらのアド
レス信号によって指定される一組の相補データ線を選択
するためのデータＩＩＩ選択信号を形成し、カラムスイ
ッチＣ３ＷＦ及びＣ３ＷＯ〜Ｃ３Ｗ７に供給する。
カラムスイッチＣ３ＷＦ及びｃｓｗｏ〜Ｃ５Ｗ７は、上
記ＹアドレスデコーダＹＤＣＲから供給されるデータ線
選択信号に従って、それぞれ−組のデータ線を選択し、
対応する相補共通データ線ＣＤＦ及びＣＤＯ〜ＣＤ７に
接続する。
記ＹアドレスデコーダＹＤＣＲから供給されるデータ線
選択信号に従って、それぞれ−組のデータ線を選択し、
対応する相補共通データ線ＣＤＦ及びＣＤＯ〜ＣＤ７に
接続する。
アドレスバッファＡＤＢは、主装置からアドレスバスを
介して供給されるアドレス信号ＡＯ−Ａｉを受け、これ
らのアドレス信号と同相の内部アドレス信号及び逆相の
内部アドレス信号からなる相補内部アドレス信号１ｘ〜
及びＢｙ〜を形成し、ＸアドレスデコーダＸＤＣＲ及び
ＹアドレスデコータＹＤＣｋにそれぞれ供給する。
介して供給されるアドレス信号ＡＯ−Ａｉを受け、これ
らのアドレス信号と同相の内部アドレス信号及び逆相の
内部アドレス信号からなる相補内部アドレス信号１ｘ〜
及びＢｙ〜を形成し、ＸアドレスデコーダＸＤＣＲ及び
ＹアドレスデコータＹＤＣｋにそれぞれ供給する。
以上のＸアドレスデコーダＸＤＣＲ，Ｙアドレスデコー
ダＹｌ）ＣＩ（及び各カラムスイッチによる選択動作に
より、各メモリアレイからアドレス１８号ＡＯ〜Ａｉに
指定される共通のアドレスに配置される９個のメモリセ
ルが選択され、対応する相補共通データ線に接続される
。
ダＹｌ）ＣＩ（及び各カラムスイッチによる選択動作に
より、各メモリアレイからアドレス１８号ＡＯ〜Ａｉに
指定される共通のアドレスに配置される９個のメモリセ
ルが選択され、対応する相補共通データ線に接続される
。
相補共通データ線ＣＤＦ及びＣＤＯ〜ＣＤ７には、テー
タ出カバ７フアＤＯＢの対応するビットの入力端子が結
合されるとともに、データ入カバフフ１υＩＢの対応す
ると７１・の出力端子が結合される。データ出力バッフ
ァＤＯＢには後述するタイミング制御回路’１’ Ｃか
らタイミング信号φｒが供給され、テータ入力ハッファ
Ｌ）ＩＢには、同様にタイミング（ｇ号φＷ及びφ−ｆ
がそれぞれ供給される。
タ出カバ７フアＤＯＢの対応するビットの入力端子が結
合されるとともに、データ入カバフフ１υＩＢの対応す
ると７１・の出力端子が結合される。データ出力バッフ
ァＤＯＢには後述するタイミング制御回路’１’ Ｃか
らタイミング信号φｒが供給され、テータ入力ハッファ
Ｌ）ＩＢには、同様にタイミング（ｇ号φＷ及びφ−ｆ
がそれぞれ供給される。
データ出力バッファＤＯＢは、スタティック型ＲＡＭの
読み出し動作モードにおいて、タイミング制御回路′ｒ
Ｃから供給されるタイミング信号φｒのハイレベルによ
って動作状態とされ、各相補共通データ線に伝達される
メモリアレイＭ−ＡＲＹＦ及びＭ−ＡＲＹＯ−Ｍ−ＡＲ
Ｙ７の選択されたメモリセルからの読み出し信号を増幅
し、出力データＤＦ及びＤＯ〜Ｄ７としてデータバスに
出力する。また、メモリアレイＭ−ＡＲＹＰの選択され
たメモリセルからの読み出し信号すなわち機能制御用ビ
ットは、ランチ用のフリツプフロツプＦＦに伝達され、
メモリアクセスの期間中保持される。フリ、ブフロフプ
ＦＦの出力信号は、機能制御用ビット比較回路ＦＣの一
方の入力信号として供給される。
読み出し動作モードにおいて、タイミング制御回路′ｒ
Ｃから供給されるタイミング信号φｒのハイレベルによ
って動作状態とされ、各相補共通データ線に伝達される
メモリアレイＭ−ＡＲＹＦ及びＭ−ＡＲＹＯ−Ｍ−ＡＲ
Ｙ７の選択されたメモリセルからの読み出し信号を増幅
し、出力データＤＦ及びＤＯ〜Ｄ７としてデータバスに
出力する。また、メモリアレイＭ−ＡＲＹＰの選択され
たメモリセルからの読み出し信号すなわち機能制御用ビ
ットは、ランチ用のフリツプフロツプＦＦに伝達され、
メモリアクセスの期間中保持される。フリ、ブフロフプ
ＦＦの出力信号は、機能制御用ビット比較回路ＦＣの一
方の入力信号として供給される。
一方、データ入カバ７フアＤＩＢは、スタティック型Ｒ
ＡＭの書き込み動作モードにおいて、タイミング制御回
路ＴＣから供給されるタイミング信号φＷのハイレベル
によって動作状態とされ、データバスを介して外部の主
装置から供給される入力データＤＯ〜Ｄ７を相補書き込
み信号とし、対応する相補共通データ線ＣＤ０−ＣＤ７
を介してメモリアレイＭ−ＡＲＹＯ〜Ｍ−ＡＲＹ７の選
択されたメモリセルに書き込む、また、制御信号として
外部から供給される機能制御イネーブル信号Ｔ下とライ
トイネーブル（へ号軒下がともにロウレベルとされる機
能制御用ヒント書き込み動作モートにおいて、タイミン
グ制御９１１回路ＴＣから洪袷されるタイミング信号φ
訂に従って、入出力端子ＤＦを介して供給される機能制
御用ヒントをメモリアレイＭ−ＡＲＹＦの選択さルたメ
モリセルに書き込む。
ＡＭの書き込み動作モードにおいて、タイミング制御回
路ＴＣから供給されるタイミング信号φＷのハイレベル
によって動作状態とされ、データバスを介して外部の主
装置から供給される入力データＤＯ〜Ｄ７を相補書き込
み信号とし、対応する相補共通データ線ＣＤ０−ＣＤ７
を介してメモリアレイＭ−ＡＲＹＯ〜Ｍ−ＡＲＹ７の選
択されたメモリセルに書き込む、また、制御信号として
外部から供給される機能制御イネーブル信号Ｔ下とライ
トイネーブル（へ号軒下がともにロウレベルとされる機
能制御用ヒント書き込み動作モートにおいて、タイミン
グ制御９１１回路ＴＣから洪袷されるタイミング信号φ
訂に従って、入出力端子ＤＦを介して供給される機能制
御用ヒントをメモリアレイＭ−ＡＲＹＦの選択さルたメ
モリセルに書き込む。
外部の装置から供給される機能制御用ビットＤＦは、機
能制御用ピッ１−比較回路ＦＣの他方の入力信号として
供給される。機能制御用ビット比較回１ｌＩＦｃは、通
常の書き込み動作あるいは読み出し動作に先立つζ読み
出されソリノブフロ、・ブＦトに保持されるメモリアレ
イＭ、 −Ａ ＲＹ Ｆの機能ル）」闇ハ］ビットと外
部から供給される成能制御用ビッ１−ＤＦとを比較する
。その結果、両方の機能制御用ビットが一致している場
合、機能制御用ビット比較回路ＦＣの出力信号ｆｍはハ
イレベルとなり、一致していない場合、ロウレベルとな
る。この機能制御用ビット比較回路ＦＣの出力信号ｒｍ
は、タイミング制御回路ＴＣに入力されるとともに、外
部端子ＦＭを介して、外部の主装置に出力される。
能制御用ピッ１−比較回路ＦＣの他方の入力信号として
供給される。機能制御用ビット比較回１ｌＩＦｃは、通
常の書き込み動作あるいは読み出し動作に先立つζ読み
出されソリノブフロ、・ブＦトに保持されるメモリアレ
イＭ、 −Ａ ＲＹ Ｆの機能ル）」闇ハ］ビットと外
部から供給される成能制御用ビッ１−ＤＦとを比較する
。その結果、両方の機能制御用ビットが一致している場
合、機能制御用ビット比較回路ＦＣの出力信号ｆｍはハ
イレベルとなり、一致していない場合、ロウレベルとな
る。この機能制御用ビット比較回路ＦＣの出力信号ｒｍ
は、タイミング制御回路ＴＣに入力されるとともに、外
部端子ＦＭを介して、外部の主装置に出力される。
タイミング制御回路′ｒＣは、制御信号とし【外部の主
装置から供給されるチップ選択信号Ｃ３゜ライトイネー
ブル信号ＷＥ及び機能制御イネーブル信号Ｔ１と、上記
機能制御用ビット比較回路ＦＣの出力信号ｆｍにより、
上記各種のタイミング信号を形成し、各回路に供給する
。これらのタイミング信号のうち、タイミング信号φｃ
ｅはチップ選択信号σ茗の立ち下がりによって形成され
、タイミング信号φＷ及びφｒは機能制御イネーブル信
号ｒ玉がハイレベルとされる通常のメモリアクセスにお
いて、外部から供給される機能制御用ビットとメモリア
レイＭ−ＡＲＹＦから読み出された機能制御用ビットと
が一致した場合においてそれぞれ形成される。また、こ
れらのタイミング信号φＷ又はφｒは、機能制御イネー
ブル信号丁百がロウレベルとされる無条件アクセスにお
いて、機＄ｊｌ［柳川ビットに関係なく書き込み動作又
は読み出し動作においてそれぞれ形成される。この場合
、タイミング信号φＷとともにタイミング信号ナーｆが
同時に形成され、データ人カバソファＤＩＢに１共給さ
れる。無条件アクセスは、メモリアレイＭ−Ａ ＲＹ
Ｆに対する機能制御用ビットの書き込みや、その読み出
しのために用いられる。
装置から供給されるチップ選択信号Ｃ３゜ライトイネー
ブル信号ＷＥ及び機能制御イネーブル信号Ｔ１と、上記
機能制御用ビット比較回路ＦＣの出力信号ｆｍにより、
上記各種のタイミング信号を形成し、各回路に供給する
。これらのタイミング信号のうち、タイミング信号φｃ
ｅはチップ選択信号σ茗の立ち下がりによって形成され
、タイミング信号φＷ及びφｒは機能制御イネーブル信
号ｒ玉がハイレベルとされる通常のメモリアクセスにお
いて、外部から供給される機能制御用ビットとメモリア
レイＭ−ＡＲＹＦから読み出された機能制御用ビットと
が一致した場合においてそれぞれ形成される。また、こ
れらのタイミング信号φＷ又はφｒは、機能制御イネー
ブル信号丁百がロウレベルとされる無条件アクセスにお
いて、機＄ｊｌ［柳川ビットに関係なく書き込み動作又
は読み出し動作においてそれぞれ形成される。この場合
、タイミング信号φＷとともにタイミング信号ナーｆが
同時に形成され、データ人カバソファＤＩＢに１共給さ
れる。無条件アクセスは、メモリアレイＭ−Ａ ＲＹ
Ｆに対する機能制御用ビットの書き込みや、その読み出
しのために用いられる。
第２図には、第１図のスタティック型ＲＡＭの通常の１
き込み動作モードにおけるタイミング図の一実施例が示
されている。この図によって、この実施例のスタティッ
ク型ＲＡＭのｉ！き込み動作の概要を説明する。
き込み動作モードにおけるタイミング図の一実施例が示
されている。この図によって、この実施例のスタティッ
ク型ＲＡＭのｉ！き込み動作の概要を説明する。
３８２図において、スタティック型ＲＡＭはチップ選択
信号σ茗がハイレベルからロウレベルに変化することに
よって起動される。このチップ選択信号］のロウレベル
に同期して、書き込み動作モードを指定するためのライ
トイネーブル信号ＷＥがハイレベルからロウレベルとさ
れ、アドレス信号ＡＯ〜ＡｔがアドレスＡｓを指定する
ための組み合わせでハイレベル又はロウレベルとされる
。
信号σ茗がハイレベルからロウレベルに変化することに
よって起動される。このチップ選択信号］のロウレベル
に同期して、書き込み動作モードを指定するためのライ
トイネーブル信号ＷＥがハイレベルからロウレベルとさ
れ、アドレス信号ＡＯ〜ＡｔがアドレスＡｓを指定する
ための組み合わせでハイレベル又はロウレベルとされる
。
また、入出力端子ＤＯ〜Ｄ７には書き込みデータが入力
され、入出力端子ＤＦにはキーワードとされる機能制御
用ビットが入力される０機能制御イネーブル信号ｒπは
、通常のメモリアクセスを指定するために、ハイレベル
のままとされる。
され、入出力端子ＤＦにはキーワードとされる機能制御
用ビットが入力される０機能制御イネーブル信号ｒπは
、通常のメモリアクセスを指定するために、ハイレベル
のままとされる。
スタティック型ＲＡＭでは、まずチップ選択信号Ｃ８の
ロウレベルへの立ち下がりによってタイミング信号φｃ
ｅが形成され、ＸアドレスデコーダＸＤＣＲ及びＹアド
レスデコーダＹＤＣＨに供給される。これらの各アドレ
スデコーダには、アドレス信号ＡＯ〜Ａｉを受けるアド
レスバッファ八〇Ｂによって形成された相補内部アドレ
ス信号ｌＸ〜及びＢｙ〜がそれぞれ供給される。Ｘアド
レスデコーダＸＤＣＲは、相補内部アドレス信号！Ｘ〜
をデコードし、アドレスＡｓに対応する一本のワード線
を選択して、ハイレベルのワード線選択レベルとする。
ロウレベルへの立ち下がりによってタイミング信号φｃ
ｅが形成され、ＸアドレスデコーダＸＤＣＲ及びＹアド
レスデコーダＹＤＣＨに供給される。これらの各アドレ
スデコーダには、アドレス信号ＡＯ〜Ａｉを受けるアド
レスバッファ八〇Ｂによって形成された相補内部アドレ
ス信号ｌＸ〜及びＢｙ〜がそれぞれ供給される。Ｘアド
レスデコーダＸＤＣＲは、相補内部アドレス信号！Ｘ〜
をデコードし、アドレスＡｓに対応する一本のワード線
を選択して、ハイレベルのワード線選択レベルとする。
これにより、各メモリアレイの選択されたワード線に結
合されるすべてのメモリセルからその記憶データに従っ
た読み出し信号が出力され、対応するカラムスイッチま
で伝達される。
合されるすべてのメモリセルからその記憶データに従っ
た読み出し信号が出力され、対応するカラムスイッチま
で伝達される。
一方、ＹアドレスデコーダＹＤＣＲは、相補内部アドレ
ス信号Ｑ ｙ〜をデコードし、アドレスＡＳに対応する
一組の相補データ線を選択するためのデータ線選択信号
を形成し、カラムスイッチＣ３ＷＦ及びｃｓｗｏ〜Ｃ３
Ｗ７に送る。各カラムスイッチでは、このデータ線選択
信号によって、各メモリアレイのアドレスＡｓに対応す
る相補データ線が選択され、対応する相補共通データ線
ＣＤＦ及びＣＤ０−ＣＤ７に接続される。これにより、
各メモリアレイのアドレスＡ３が与えられたメモリセル
からの読み出し信号が、それぞれ対応する相補共通デー
タ線に出力される。また、相補共通データ線ＣＤＦに出
力されたメモリアレ・（Ｍ−ＡＲＹＦのアドレスＡｓに
対応するメモリセルに記憶される機能′：Ａ御用ビット
は、ブノップフロノブＦＦにランチされ、さらにその出
力信号が機能制御用ビット比較回路ＦＣの一方の入力端
子に入力される。この機能側ｆｈＩＩ用ビット比較回路
ＦＣの他方の入力端子には、外部の主装置から入出力端
子ＤＦを介して供給されるｌａ能能制御ビン）ｄｆが入
力される。
ス信号Ｑ ｙ〜をデコードし、アドレスＡＳに対応する
一組の相補データ線を選択するためのデータ線選択信号
を形成し、カラムスイッチＣ３ＷＦ及びｃｓｗｏ〜Ｃ３
Ｗ７に送る。各カラムスイッチでは、このデータ線選択
信号によって、各メモリアレイのアドレスＡｓに対応す
る相補データ線が選択され、対応する相補共通データ線
ＣＤＦ及びＣＤ０−ＣＤ７に接続される。これにより、
各メモリアレイのアドレスＡ３が与えられたメモリセル
からの読み出し信号が、それぞれ対応する相補共通デー
タ線に出力される。また、相補共通データ線ＣＤＦに出
力されたメモリアレ・（Ｍ−ＡＲＹＦのアドレスＡｓに
対応するメモリセルに記憶される機能′：Ａ御用ビット
は、ブノップフロノブＦＦにランチされ、さらにその出
力信号が機能制御用ビット比較回路ＦＣの一方の入力端
子に入力される。この機能側ｆｈＩＩ用ビット比較回路
ＦＣの他方の入力端子には、外部の主装置から入出力端
子ＤＦを介して供給されるｌａ能能制御ビン）ｄｆが入
力される。
機能制御用ビット比較回路ＦＣは、外部の主装置から供
給された機能制御用ビットｄｆと、メモリアレイＭ−Ａ
ＲＹＦから読み出された機能制御用ピントとを比較し、
これらが一致しているとその出力信号ｆｍをハイレベル
とする。また、両機能制御用ビットが一致していない場
合、その出力信号ｆｍはロウレベルのままとされる。こ
の機能制御用ビット比較回路Ｆ Ｃのハイレベルの出力
信号は、外ｇＨ３子ＦＭを介して外部の主装置に出力さ
れ、要求されたメモリアクセスがスタティック型ＲＡＭ
において実行されることを主装置に報告する。
給された機能制御用ビットｄｆと、メモリアレイＭ−Ａ
ＲＹＦから読み出された機能制御用ピントとを比較し、
これらが一致しているとその出力信号ｆｍをハイレベル
とする。また、両機能制御用ビットが一致していない場
合、その出力信号ｆｍはロウレベルのままとされる。こ
の機能制御用ビット比較回路Ｆ Ｃのハイレベルの出力
信号は、外ｇＨ３子ＦＭを介して外部の主装置に出力さ
れ、要求されたメモリアクセスがスタティック型ＲＡＭ
において実行されることを主装置に報告する。
タイミング制御回路゛ｒＣは、書き込み動作を実゛
行するためのタイミング信号φＷを形成すべきタイミン
グで、上記機能制御用ビット比較回路ＦＣの出力信号ｆ
ｍのハイレベルを確認し、タイミング信号φＷを形成し
て、データ人カバソファＤＩＢに供給する。もし、この
時点で機能制御用ビット比較回路ＦＣの出力信号ｆｍが
ロウレベルであると、タイミング信号φＷは形成されな
い。
行するためのタイミング信号φＷを形成すべきタイミン
グで、上記機能制御用ビット比較回路ＦＣの出力信号ｆ
ｍのハイレベルを確認し、タイミング信号φＷを形成し
て、データ人カバソファＤＩＢに供給する。もし、この
時点で機能制御用ビット比較回路ＦＣの出力信号ｆｍが
ロウレベルであると、タイミング信号φＷは形成されな
い。
データ人カバ７ソアＤＩＢは、タイミング制御回路Ｔ’
Ｃから供給されるタイミング信号φＷによっζ動作伏態
とされ、入出力端子ＤＯ〜Ｄ７を介して供給される８ビ
ツトの蒼き込みデータを相補；き込み信号とし、相補共
通データ線ＣＤＯ〜ＣＤ７を介して各メモリアレイの選
択されたメモリセルに書き込む。
Ｃから供給されるタイミング信号φＷによっζ動作伏態
とされ、入出力端子ＤＯ〜Ｄ７を介して供給される８ビ
ツトの蒼き込みデータを相補；き込み信号とし、相補共
通データ線ＣＤＯ〜ＣＤ７を介して各メモリアレイの選
択されたメモリセルに書き込む。
ライトイネーブル信号罷がハイレベルのままとされる通
常の読み出し動作の場合、タイミング１８号ψｒが機能
制御用ビット比較回路ＦＣの出力信号ｆ ｍによっ°Ｃ
選択的に形成され、読み出し動作が制御される。また、
機能１ｊ御イネ一プルイＳ号Ｆ’ Ｅがロウレベルとさ
れる無条件アクセスの場合、上記夕・１′ミング信号φ
Ｗ及びｐｒとともにタイミング信号φｗｆが機能制御用
ビット比較回路ＦＣの出力信号ｆｍに関係無く形成され
、機能制御用ビー／ トを含む各メモリアレイに対する
書き込み又は読み出し動作が無条件に実行される。
常の読み出し動作の場合、タイミング１８号ψｒが機能
制御用ビット比較回路ＦＣの出力信号ｆ ｍによっ°Ｃ
選択的に形成され、読み出し動作が制御される。また、
機能１ｊ御イネ一プルイＳ号Ｆ’ Ｅがロウレベルとさ
れる無条件アクセスの場合、上記夕・１′ミング信号φ
Ｗ及びｐｒとともにタイミング信号φｗｆが機能制御用
ビット比較回路ＦＣの出力信号ｆｍに関係無く形成され
、機能制御用ビー／ トを含む各メモリアレイに対する
書き込み又は読み出し動作が無条件に実行される。
以上のように、この実施例のスタティック型ＲＡＭでは
、メモリアレイの各アドレスに対応して機能制御用ビッ
トが設けられ、外部から要求される書き込み動作又は読
み出し動作を実行する前にこの機能制御用ビットが読み
出され、外部から与えられた入力機能制御用ピントと比
較される。この結果、両機能制御用ビットが一致した場
合においてのみ書き込み動作又は読み出し動作が実行さ
れる。これらの書き込み保護あるいは読み出し制御１７
！機能は、メモリのプログラムエリアの保護や、ｖｉ畜
エリアの読み出し制限等に利用することができる。また
、これらの機能制御用ビットは、このような書き込み保
護や読み出し制限ばかりでなく、これらの機能制御用ビ
ットに特定の属性を恵味付けることによって、多くの用
途に用いることができるものである。
、メモリアレイの各アドレスに対応して機能制御用ビッ
トが設けられ、外部から要求される書き込み動作又は読
み出し動作を実行する前にこの機能制御用ビットが読み
出され、外部から与えられた入力機能制御用ピントと比
較される。この結果、両機能制御用ビットが一致した場
合においてのみ書き込み動作又は読み出し動作が実行さ
れる。これらの書き込み保護あるいは読み出し制御１７
！機能は、メモリのプログラムエリアの保護や、ｖｉ畜
エリアの読み出し制限等に利用することができる。また
、これらの機能制御用ビットは、このような書き込み保
護や読み出し制限ばかりでなく、これらの機能制御用ビ
ットに特定の属性を恵味付けることによって、多くの用
途に用いることができるものである。
以上の本実施例に示されるように、この発明をスタティ
ック型ＲＡＭなどの半導体記憶装置に通用した場合、次
のような効果が得られる。すなわち、 （１）半導体記憶装置の各アドレスに対応して機能制御
用ビア）を設け、外部から要求される機能実行に先立っ
て指定アドレスに対応する上記機能制御用ピントを読み
出し、その内容に従って要求される機能を実行し又は禁
止するなどの制御を行うことで、機能制御用ビットによ
って自律的に半導体記憶装置の機能制御を行うことがで
きるという効果が得られる。
ック型ＲＡＭなどの半導体記憶装置に通用した場合、次
のような効果が得られる。すなわち、 （１）半導体記憶装置の各アドレスに対応して機能制御
用ビア）を設け、外部から要求される機能実行に先立っ
て指定アドレスに対応する上記機能制御用ピントを読み
出し、その内容に従って要求される機能を実行し又は禁
止するなどの制御を行うことで、機能制御用ビットによ
って自律的に半導体記憶装置の機能制御を行うことがで
きるという効果が得られる。
（２）上記（１）項により、このようなスタティック型
ＲＡＭ等が接続される主装置の処理負担を軽減すること
ができるという効果が得られる。
ＲＡＭ等が接続される主装置の処理負担を軽減すること
ができるという効果が得られる。
（３）上記（１）項の機能制御用ピントに、種々の属性
を持たせることにより、各種の自律制御を行う多機能型
のスタティック型ＲＡ Ｍ等の半導体記憶装置を実現で
きるという効果が得られる。
を持たせることにより、各種の自律制御を行う多機能型
のスタティック型ＲＡ Ｍ等の半導体記憶装置を実現で
きるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図の実
施例では、各アドレスに対応して機能制御用ビットを設
けているが、メモリアレイを複数のメモリエリアに分割
し、それぞれのメモリエリアに対応して共通の機能制御
用ピントを設け、メモリエリアごとの機能制御を行うも
のとしてもよい、また、機能制御用ビットを複数のピン
トで構成し、さらに多くの機能識別をさせたり、キーワ
ードを複雑化させることで保護機能を充実させることも
よい、さらに、アクセス単位は９ビツトに限定されるも
のではな（、例えば機能制御用ビットを含めて１７ビン
トや３６ビント専の単位でアクセスできるようにしても
よいし、これらの複数のビットを−っのメモリアレイに
収用するものであってもよい。この（ム、各アドレスデ
コーダをメモリアレイごとに設けるなど、スタティック
型ＲＡＭのブロック構成や、制御信号の組み合わせ等、
種々の実施形態を探りうるちのである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図の実
施例では、各アドレスに対応して機能制御用ビットを設
けているが、メモリアレイを複数のメモリエリアに分割
し、それぞれのメモリエリアに対応して共通の機能制御
用ピントを設け、メモリエリアごとの機能制御を行うも
のとしてもよい、また、機能制御用ビットを複数のピン
トで構成し、さらに多くの機能識別をさせたり、キーワ
ードを複雑化させることで保護機能を充実させることも
よい、さらに、アクセス単位は９ビツトに限定されるも
のではな（、例えば機能制御用ビットを含めて１７ビン
トや３６ビント専の単位でアクセスできるようにしても
よいし、これらの複数のビットを−っのメモリアレイに
収用するものであってもよい。この（ム、各アドレスデ
コーダをメモリアレイごとに設けるなど、スタティック
型ＲＡＭのブロック構成や、制御信号の組み合わせ等、
種々の実施形態を探りうるちのである。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタティック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、たとえば、ダイナミック型ＲＡＭやそ
の他各種の半導体記憶装置に通用できる０本発明は、少
なくとも複数ピント単位でアクセスされる半導体記憶装
置には通用できる。
をその背景となった利用分野であるスタティック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、たとえば、ダイナミック型ＲＡＭやそ
の他各種の半導体記憶装置に通用できる０本発明は、少
なくとも複数ピント単位でアクセスされる半導体記憶装
置には通用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、半導体記憶装置の各アドレス又はメモリ
エリアに対応して機能制御用ビットを設け、外部から要
求される機能実行に先立って指定アドレスに対応する上
記機能制御用ビットを読み出し、その内容に従って要求
される機能を実行し又は禁止するなどの制御を行うこと
で、機能制御用ピントによって自律的に半導体記憶装置
の機能制御を行うことができ、主装置の処理負担を軽減
することができるものである。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、半導体記憶装置の各アドレス又はメモリ
エリアに対応して機能制御用ビットを設け、外部から要
求される機能実行に先立って指定アドレスに対応する上
記機能制御用ビットを読み出し、その内容に従って要求
される機能を実行し又は禁止するなどの制御を行うこと
で、機能制御用ピントによって自律的に半導体記憶装置
の機能制御を行うことができ、主装置の処理負担を軽減
することができるものである。
第１図は、この発明が通用されたスタティック型ＲＡＭ
の一実施例を示すブロック図、第２図は、第１図のスタ
ティック型ＲＡＭにおける書き込み動作の一実施例を示
すタイミング図ζあり０ ＦＣ・・・機能制御用ビット比較回路、ＦＦ・・・フリ
ンブフロソブ回路、Ｍ−ＡＲＹＦ、Ｍ−ＡＲＹＯ〜Ｍ−
ＡＲＹ７ ＝ −−メモリアレイ、Ｃ３ＷＦ、Ｃ３ＷＯ
〜Ｃ３Ｗ７・・・カラムスイフナ、Ｘ Ｄ ＣＲ・・・
Ｘアドレスデコーダ、ＹＤＣＲ・・・Ｙアドレスデコー
ダ、ＡＤＢ・・・アドレスデコーダ、ＤＯＢ・・・デー
タ出力バンファ、ＤＩＢ・・・データ人カバンファ、Ｔ
Ｃ・・・タイミング制御回路。
の一実施例を示すブロック図、第２図は、第１図のスタ
ティック型ＲＡＭにおける書き込み動作の一実施例を示
すタイミング図ζあり０ ＦＣ・・・機能制御用ビット比較回路、ＦＦ・・・フリ
ンブフロソブ回路、Ｍ−ＡＲＹＦ、Ｍ−ＡＲＹＯ〜Ｍ−
ＡＲＹ７ ＝ −−メモリアレイ、Ｃ３ＷＦ、Ｃ３ＷＯ
〜Ｃ３Ｗ７・・・カラムスイフナ、Ｘ Ｄ ＣＲ・・・
Ｘアドレスデコーダ、ＹＤＣＲ・・・Ｙアドレスデコー
ダ、ＡＤＢ・・・アドレスデコーダ、ＤＯＢ・・・デー
タ出力バンファ、ＤＩＢ・・・データ人カバンファ、Ｔ
Ｃ・・・タイミング制御回路。
Claims (1)
- 【特許請求の範囲】 １、複数ビットからなるデータを記憶するメモリアレイ
を有し、その動作が外部から要求される機能実行に先立
って読み出される指定アドレスの上記データの特定のビ
ットに従って制御されるものであることを特徴とする半
導体記憶装置。 ２、上記半導体記憶装置は、そのアクセスに際して外部
から供給される入力データの特定ビットと、要求される
機能実行に先立って読み出されるを指定アドレスの記憶
データの上記特定ビットとを比較するための比較回路を
具備するものであり、上記比較回路によって一致信号が
得られた場合においてのみ、要求される機能を実行する
ものであることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 ３、上記比較回路による特定ビットの比較動作は、外部
から供給される制御信号によって禁止しうるものである
ことを特徴とする特許請求の範囲第１項又は第２項記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135910A JPS62293585A (ja) | 1986-06-13 | 1986-06-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135910A JPS62293585A (ja) | 1986-06-13 | 1986-06-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293585A true JPS62293585A (ja) | 1987-12-21 |
Family
ID=15162691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61135910A Pending JPS62293585A (ja) | 1986-06-13 | 1986-06-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293585A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279295A (ja) * | 1988-09-16 | 1990-03-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JP2007328825A (ja) * | 2007-09-18 | 2007-12-20 | Renesas Technology Corp | メモリシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57189399A (en) * | 1981-05-14 | 1982-11-20 | Mitsubishi Electric Corp | Storage protection device |
| JPS59172199A (ja) * | 1983-01-03 | 1984-09-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | メモリ装置 |
-
1986
- 1986-06-13 JP JP61135910A patent/JPS62293585A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57189399A (en) * | 1981-05-14 | 1982-11-20 | Mitsubishi Electric Corp | Storage protection device |
| JPS59172199A (ja) * | 1983-01-03 | 1984-09-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279295A (ja) * | 1988-09-16 | 1990-03-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JP2007328825A (ja) * | 2007-09-18 | 2007-12-20 | Renesas Technology Corp | メモリシステム |
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