JPH0775298B2 - フイルタ回路 - Google Patents
フイルタ回路Info
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- JPH0775298B2 JPH0775298B2 JP62018531A JP1853187A JPH0775298B2 JP H0775298 B2 JPH0775298 B2 JP H0775298B2 JP 62018531 A JP62018531 A JP 62018531A JP 1853187 A JP1853187 A JP 1853187A JP H0775298 B2 JPH0775298 B2 JP H0775298B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フイルタ回路、特にIC化に適したフイルタ回
路に関するものである。換言すると、インダクタを使用
する従来のリアクタンスフイルタ（受動フイルタ）では
なく、抵抗、コンデンサ、増幅素子を用いて構成される
能動フイルタに関するものである。
路に関するものである。換言すると、インダクタを使用
する従来のリアクタンスフイルタ（受動フイルタ）では
なく、抵抗、コンデンサ、増幅素子を用いて構成される
能動フイルタに関するものである。
フイルタを含む回路をIC化する場合、一般的にはアクテ
イブフイルタ（能動フイルタ）が用いられ、リアクタン
スフイルタの場合のように与えられた高次の伝達関数を
一度に構成するのではなく、２次関数のフイルタ回路を
単位回路として、これを縦続に接続して必要とする全体
の伝達関数を実現するなどの手法が用いられる。
イブフイルタ（能動フイルタ）が用いられ、リアクタン
スフイルタの場合のように与えられた高次の伝達関数を
一度に構成するのではなく、２次関数のフイルタ回路を
単位回路として、これを縦続に接続して必要とする全体
の伝達関数を実現するなどの手法が用いられる。
なお、IC化に適したフイルタ回路に関連する技術を記載
した文献として、例えば特開昭55−45224号公報、特開
昭55−45266号公報などが挙げられる。
した文献として、例えば特開昭55−45224号公報、特開
昭55−45266号公報などが挙げられる。
上記従来技術においては、増幅器とその負荷として接続
したコンデンサとにより構成された積分器を２ケ用いる
ことにより２次関数のフイルタ回路が構成でき、該フイ
ルタ回路の共振角周波数ω0は上記二つのコンデンサの
各容量値の積に比例し、共振特性の鋭さを表すＱは各容
量値の比に比例する。
したコンデンサとにより構成された積分器を２ケ用いる
ことにより２次関数のフイルタ回路が構成でき、該フイ
ルタ回路の共振角周波数ω0は上記二つのコンデンサの
各容量値の積に比例し、共振特性の鋭さを表すＱは各容
量値の比に比例する。
ここでω0を一定とし、Ｑの高いフイルタ回路を得よう
とすると、一方のコンデンサの容量値を小さくすると同
時に他方のコンデンサの容量値を大きくする必要があ
る。しかしIC内では回路図上に現われない寄生容量が存
在するため、上記フイルタ回路で使用するコンデンサの
容量値は上記寄生容量を無視できる程度の大きさが必要
となりあまり小さくできない。さらにコンデンサの容量
値を大きくすることはICチツプ面積を増加させるなど、
Ｑの高いフイルタ回路を得ようとする場合不都合が生じ
る。
とすると、一方のコンデンサの容量値を小さくすると同
時に他方のコンデンサの容量値を大きくする必要があ
る。しかしIC内では回路図上に現われない寄生容量が存
在するため、上記フイルタ回路で使用するコンデンサの
容量値は上記寄生容量を無視できる程度の大きさが必要
となりあまり小さくできない。さらにコンデンサの容量
値を大きくすることはICチツプ面積を増加させるなど、
Ｑの高いフイルタ回路を得ようとする場合不都合が生じ
る。
本発明の目的はコンデンサの容量値を大きく変えること
なく高いＱが得られるフイルタ回路を提供することにあ
る。
なく高いＱが得られるフイルタ回路を提供することにあ
る。
上記目的は、フイルタ回路において、その入力側（以
下、フイルタ入力側と云う）と出力側（以下、フイルタ
出力側と云う）との間に、正負一対の差動入力端子と一
つの出力端子を持ち該差動入力端子間に印加された差電
圧を電流に変換して出力端子から出力する増幅回路とし
て、第１および第２の増幅回路を含み、第１の増幅回路
の出力端子にその一端を接続され、そこからの出力電流
を積分して信号電圧として取り出す第１のコンデンサを
備え、第２の増幅回路の正負一対の差動入力端子の一方
に、前記第１のコンデンサにより取り出された信号電圧
を供給し、該第２の増幅回路の出力端子からの出力電流
を積分して信号電圧として取り出す第２のコンデンサを
備え、該第２のコンデンサにより取り出された信号電圧
を、前記第１の増幅回路の正負一対の差動入力端子の何
れか一方および第２の増幅回路の残る他方の入力端子に
帰還すると共に、これをフイルタ出力側に供給し、フイ
ルタ入力側を前記第１の増幅回路の残る他方の入力端子
に接続して成るフイルタ回路において、 前記第１の増幅回路の正負一対の差動入力端子に入力さ
れる入力信号としての差電圧を、該第１の増幅回路にお
けるのとは、逆極性にて電圧増幅し、これを前記第１の
コンデンサの他端に供給する第３の増幅回路を具備し、
かつ前記第１の増幅回路と第３の増幅回路を兼用化した
ことにより達成される。
下、フイルタ入力側と云う）と出力側（以下、フイルタ
出力側と云う）との間に、正負一対の差動入力端子と一
つの出力端子を持ち該差動入力端子間に印加された差電
圧を電流に変換して出力端子から出力する増幅回路とし
て、第１および第２の増幅回路を含み、第１の増幅回路
の出力端子にその一端を接続され、そこからの出力電流
を積分して信号電圧として取り出す第１のコンデンサを
備え、第２の増幅回路の正負一対の差動入力端子の一方
に、前記第１のコンデンサにより取り出された信号電圧
を供給し、該第２の増幅回路の出力端子からの出力電流
を積分して信号電圧として取り出す第２のコンデンサを
備え、該第２のコンデンサにより取り出された信号電圧
を、前記第１の増幅回路の正負一対の差動入力端子の何
れか一方および第２の増幅回路の残る他方の入力端子に
帰還すると共に、これをフイルタ出力側に供給し、フイ
ルタ入力側を前記第１の増幅回路の残る他方の入力端子
に接続して成るフイルタ回路において、 前記第１の増幅回路の正負一対の差動入力端子に入力さ
れる入力信号としての差電圧を、該第１の増幅回路にお
けるのとは、逆極性にて電圧増幅し、これを前記第１の
コンデンサの他端に供給する第３の増幅回路を具備し、
かつ前記第１の増幅回路と第３の増幅回路を兼用化した
ことにより達成される。
上記したフイルタ回路は、前記第１のコンデンサにより
取り出された信号電圧に、前記第１の増幅回路に入力さ
れる差電圧を前記第１の増幅回路と逆極性にて前記第３
の増幅回路により電圧増幅された信号を前記第１のコン
デンサを介して加算される。これにより上記フイルタ回
路のＱは、前記第３の増幅回路の利得をM,前記第３の増
幅回路がない場合のＱをQ0とするとＱ＝Q0／（１−Ｍ）
となり、第３の増幅回路の利得Ｍによつてフイルタ回路
のＱは1/（１−Ｍ）倍となる。すなわち第３の増幅回路
がない場合のフイルタ回路のＱ（＝Q0）は前述したよう
に第１および第２のコンデンサの容量比に比例すること
から、上記したフイルタ回路はコンデンサの容量値を大
きく変えることなく高いＱを得ることができる。しかも
第１の増幅回路と第３の増幅回路を兼用化したことから
所要素子数が少なくて済む。
取り出された信号電圧に、前記第１の増幅回路に入力さ
れる差電圧を前記第１の増幅回路と逆極性にて前記第３
の増幅回路により電圧増幅された信号を前記第１のコン
デンサを介して加算される。これにより上記フイルタ回
路のＱは、前記第３の増幅回路の利得をM,前記第３の増
幅回路がない場合のＱをQ0とするとＱ＝Q0／（１−Ｍ）
となり、第３の増幅回路の利得Ｍによつてフイルタ回路
のＱは1/（１−Ｍ）倍となる。すなわち第３の増幅回路
がない場合のフイルタ回路のＱ（＝Q0）は前述したよう
に第１および第２のコンデンサの容量比に比例すること
から、上記したフイルタ回路はコンデンサの容量値を大
きく変えることなく高いＱを得ることができる。しかも
第１の増幅回路と第３の増幅回路を兼用化したことから
所要素子数が少なくて済む。
〔実施例〕 以下、本発明の動作原理を第１図により説明する。
第１図は本発明のフィルタ回路の基本構成を示すブロッ
ク図であり、同図において１は入力端子、２および３は
係数回路、４は入力信号としての差電圧を増幅し出力す
る増幅回路、５および６は入力信号としての差電圧を電
流に変換し出力する増幅回路、７は出力端子、C1および
C2はコンデンサである。
ク図であり、同図において１は入力端子、２および３は
係数回路、４は入力信号としての差電圧を増幅し出力す
る増幅回路、５および６は入力信号としての差電圧を電
流に変換し出力する増幅回路、７は出力端子、C1および
C2はコンデンサである。
入力端子１より入力された信号は係数回路２および３に
供給され、係数回路２の出力は増幅回路４および増幅回
路５の一方の入力として供給される。増幅回路４の出力
はコンデンサC1を介して増幅回路５の出力に接続される
とともに、増幅回路６の一方の入力に接続される。さら
に係数回路３の出力はコンデンサC2を介して増幅回路６
の出力および出力端子７に接続されるとともに、増幅回
路4,5および６のもう一方の入力へ接続される。
供給され、係数回路２の出力は増幅回路４および増幅回
路５の一方の入力として供給される。増幅回路４の出力
はコンデンサC1を介して増幅回路５の出力に接続される
とともに、増幅回路６の一方の入力に接続される。さら
に係数回路３の出力はコンデンサC2を介して増幅回路６
の出力および出力端子７に接続されるとともに、増幅回
路4,5および６のもう一方の入力へ接続される。
次に本フィルタ回路の動作について説明する。
第１図に図示するように、入力端子１より入力される入
力電圧をVin,入力電圧Vinの大きさを定める係数回路2,3
の係数をb,a,増幅回路４の利得をM,増幅回路5,6におい
て入力された信号の差電圧を電流に変換する変換利得、
すなわち相互コンダクタンスをgm1，gm2とする。増幅回
路５とコンデンサC1との接続点より導出され、増幅回路
６の一方の入力として供給される信号電圧をＶ′、出力
端子７より取り出される出力電圧をVoutとする。
力電圧をVin,入力電圧Vinの大きさを定める係数回路2,3
の係数をb,a,増幅回路４の利得をM,増幅回路5,6におい
て入力された信号の差電圧を電流に変換する変換利得、
すなわち相互コンダクタンスをgm1，gm2とする。増幅回
路５とコンデンサC1との接続点より導出され、増幅回路
６の一方の入力として供給される信号電圧をＶ′、出力
端子７より取り出される出力電圧をVoutとする。
入力端子１より入力された入力電圧Vinは係数回路２よ
り係数ｂを掛算されてｂ・Vinの大きさとなつて出力さ
れる。増幅回路５は係数回路２の出力と出力電圧Voutと
の差電圧を電流に変換して出力し、これをコンデンサC1
により積分して電圧として取り出されると同時に、増幅
回路４より出力電圧Voutと係数回路２の出力信号との差
電圧を増幅した信号がコンデンサC1を介して加算され、
信号電圧Ｖ′を得る。入力信号の角周波数をωとすると
信号電圧Ｖ′は下式で表わされる。
り係数ｂを掛算されてｂ・Vinの大きさとなつて出力さ
れる。増幅回路５は係数回路２の出力と出力電圧Voutと
の差電圧を電流に変換して出力し、これをコンデンサC1
により積分して電圧として取り出されると同時に、増幅
回路４より出力電圧Voutと係数回路２の出力信号との差
電圧を増幅した信号がコンデンサC1を介して加算され、
信号電圧Ｖ′を得る。入力信号の角周波数をωとすると
信号電圧Ｖ′は下式で表わされる。
ここで、C1：コンデンサC1の容量値 S:ラプラス演算子 次に出力電圧Voutは同様にして下式で表わされる。
上記（１）（２）式より本発明によるフイルタ回路の伝
達関数H1（Ｓ）を求めると下式で表わされる。
達関数H1（Ｓ）を求めると下式で表わされる。
ここで、C2：コンデンサC2の容量値 とすると、上記（３）式は となり、係数a,bの重み付けによつてハイパスフイルタ
や移相回路などの２次関数のフイルタ回路が得られる。
や移相回路などの２次関数のフイルタ回路が得られる。
さらに上記（５）式に示されるフイルタ回路のＱは、コ
ンデンサC1，C2の容量値および増幅回路5,6の相互コン
ダクタンスgm1，gm2により決まる数値に対し、増幅回路
４の利得Ｍによつて1/（１−Ｍ）倍と高くすることがで
き、このときフイルタ回路の共振角周波数ω0には増幅
回路４の利得Ｍによる影響を受けない利点がある。した
がつてフイルタ回路を設計する場合、IC化に適した数値
の範囲内で必要とする共振角周波数ω0を満足するコン
デンサC1，C2および相互コンダクタンスgm1，gm2の値を
選び、フイルタ回路のＱは増幅回路４の利得Ｍによつて
必要とする値に設計できる利点がある。
ンデンサC1，C2の容量値および増幅回路5,6の相互コン
ダクタンスgm1，gm2により決まる数値に対し、増幅回路
４の利得Ｍによつて1/（１−Ｍ）倍と高くすることがで
き、このときフイルタ回路の共振角周波数ω0には増幅
回路４の利得Ｍによる影響を受けない利点がある。した
がつてフイルタ回路を設計する場合、IC化に適した数値
の範囲内で必要とする共振角周波数ω0を満足するコン
デンサC1，C2および相互コンダクタンスgm1，gm2の値を
選び、フイルタ回路のＱは増幅回路４の利得Ｍによつて
必要とする値に設計できる利点がある。
また、増幅回路５とコンデンサC1および増幅回路６とコ
ンデンサC2はそれぞれ積分回路を構成しており、IC化す
る場合第２図に示す回路にて実現できる。
ンデンサC2はそれぞれ積分回路を構成しており、IC化す
る場合第２図に示す回路にて実現できる。
第２図はコンデンサと増幅回路から成る積分回路の具体
例を示す回路図である。
例を示す回路図である。
第２図において、トランジスタQ1のエミツタに抵抗R1，
トランジスタQ2のエミツタに抵抗R2が接続され、前記抵
抗R1，R2の他端が定電流源A1にそれぞれ接続されて、ト
ランジスタQ1，Q2は差動対を構成している。またトラン
ジスタQ1のベースは入力端子T1に接続され入力信号電圧
Vinが加えられ、トランジスタQ2のベースはバイアス電
圧VB1が加えられる。
トランジスタQ2のエミツタに抵抗R2が接続され、前記抵
抗R1，R2の他端が定電流源A1にそれぞれ接続されて、ト
ランジスタQ1，Q2は差動対を構成している。またトラン
ジスタQ1のベースは入力端子T1に接続され入力信号電圧
Vinが加えられ、トランジスタQ2のベースはバイアス電
圧VB1が加えられる。
さらにトランジスタQ2のコレクタ電流は、Q2のコレクタ
にそれぞれエミツタが接続された差動対トランジスタ
Q3，Q4により分流される。トランジスタQ3のベースには
バイアス電圧VB2が加えられ、トランジスタQ4のベース
には制御端子T2に接続され、前記分流の程度を加減する
制御電圧VCが端子T2に加えられる。
にそれぞれエミツタが接続された差動対トランジスタ
Q3，Q4により分流される。トランジスタQ3のベースには
バイアス電圧VB2が加えられ、トランジスタQ4のベース
には制御端子T2に接続され、前記分流の程度を加減する
制御電圧VCが端子T2に加えられる。
またトランジスタQ4のコレクタはトランジスタQ5のコレ
クタに接続されるとともに他端が接地された負荷用コン
デンサＣにも接続される。さらに前記コレクタは出力端
子T3にも接続され、出力電圧Voutを生じる。トランジス
タQ5のベースはトランジスタQ6のベース，コレクタに接
続され、カレントミラー動作をし、トランジスタQ6のコ
レクタ電流とほぼ等しい電流がトランジスタQ5のコレク
タにほぼ定電流として流れる。
クタに接続されるとともに他端が接地された負荷用コン
デンサＣにも接続される。さらに前記コレクタは出力端
子T3にも接続され、出力電圧Voutを生じる。トランジス
タQ5のベースはトランジスタQ6のベース，コレクタに接
続され、カレントミラー動作をし、トランジスタQ6のコ
レクタ電流とほぼ等しい電流がトランジスタQ5のコレク
タにほぼ定電流として流れる。
一方トランジスタQ7，Q8のそれぞれのエミツタは接続さ
れるとともに、定電流源A2に接続されている。定電流源
A2の電流値は前記定電流源A1の電流I0の1/2のI0/2の値
としている。またトランジスタQ7，Q8のベースはそれぞ
れ前記トランジスタQ3，Q4のベースに接続され、同様の
電流の分流作用をしている。したがつてトランジスタQ4
のコレクタ電流とQ3のコレクタ電流，Q6のコレクタ電
流，Q5のコレクタ電流はそれぞれほぼ等しくしてある。
れるとともに、定電流源A2に接続されている。定電流源
A2の電流値は前記定電流源A1の電流I0の1/2のI0/2の値
としている。またトランジスタQ7，Q8のベースはそれぞ
れ前記トランジスタQ3，Q4のベースに接続され、同様の
電流の分流作用をしている。したがつてトランジスタQ4
のコレクタ電流とQ3のコレクタ電流，Q6のコレクタ電
流，Q5のコレクタ電流はそれぞれほぼ等しくしてある。
このような構成において、端子T1の入力電圧をVin，端
子T3の出力電圧をVout，入力電圧によつてトランジスタ
Q2のコレクタに流れる交流電流をis，トランジスタQ3，
Q4による電流isの分流比（Q4のコレクタに流れる割合）
をK,トランジスタQ1，Q2の各エミツタ抵抗をreとすると が成立し、isがコンデンサＣに流れることにより、出力
電圧Voutを得る。信号の角周波数をωとすると、 S:ラプラス演算子となり、（７），（８）式からこの回
路の伝達関数H2（Ｓ）を求めると、 となり、利得がK/C・（R1＋R2＋２re）で表わされる積
分回路であることを示している。またエミツタ抵抗reは
エミツタ電流IEにより定まり k:ボルツマン定数 T:絶対温度 q:電子の電荷 で表わされ、常温でエミツタ電流100μＡにおいてre＝2
60Ωである。さらに抵抗R1，R2を等しくREとし、エミツ
タ抵抗reに比べて充分大きくすると、（９）式はほぼ で表わされる。
子T3の出力電圧をVout，入力電圧によつてトランジスタ
Q2のコレクタに流れる交流電流をis，トランジスタQ3，
Q4による電流isの分流比（Q4のコレクタに流れる割合）
をK,トランジスタQ1，Q2の各エミツタ抵抗をreとすると が成立し、isがコンデンサＣに流れることにより、出力
電圧Voutを得る。信号の角周波数をωとすると、 S:ラプラス演算子となり、（７），（８）式からこの回
路の伝達関数H2（Ｓ）を求めると、 となり、利得がK/C・（R1＋R2＋２re）で表わされる積
分回路であることを示している。またエミツタ抵抗reは
エミツタ電流IEにより定まり k:ボルツマン定数 T:絶対温度 q:電子の電荷 で表わされ、常温でエミツタ電流100μＡにおいてre＝2
60Ωである。さらに抵抗R1，R2を等しくREとし、エミツ
タ抵抗reに比べて充分大きくすると、（９）式はほぼ で表わされる。
またIC化したコンデンサ容量Ｃおよび抵抗REの値がばら
ついて、積分利得が変化した場合、制御端子T2の制御電
圧VCを制御することによりトランジスタQ4のコレクタを
流れる信号電流の分流比Ｋを制御し、所望の積分利得と
することができる。
ついて、積分利得が変化した場合、制御端子T2の制御電
圧VCを制御することによりトランジスタQ4のコレクタを
流れる信号電流の分流比Ｋを制御し、所望の積分利得と
することができる。
ここで上記（11）式に示されるK/2REは第１図で説明し
た増幅回路５および６の相互コンダクタンスgm1およびg
m2に対応するものである。
た増幅回路５および６の相互コンダクタンスgm1およびg
m2に対応するものである。
次に第２図において示した積分回路を第１図に示したフ
イルタ回路に用いて、本発明による各種のフィルタ回路
を構成した例を本発明の実施例として以下説明する。
イルタ回路に用いて、本発明による各種のフィルタ回路
を構成した例を本発明の実施例として以下説明する。
第３図に第１図における係数a,bをそれぞれａ＝1,b＝０
とすることにより構成したハイパスフイルタを本発明の
一実施例として示す。
とすることにより構成したハイパスフイルタを本発明の
一実施例として示す。
第３図において、第１図での増幅回路４に相当する回路
構成素子には400番代の符号を付し、増幅回路５に相当
する回路構成素子には500番代の符号を付し、増幅回路
６に相当する回路構成素子には600番代の符号を付し
た。
構成素子には400番代の符号を付し、増幅回路５に相当
する回路構成素子には500番代の符号を付し、増幅回路
６に相当する回路構成素子には600番代の符号を付し
た。
また、第１図での増幅回路５および６に相当する回路構
成素子で第２図で示した回路と同じものは２桁代までを
同じ符号とし、その他に第１図および第２図で説明した
のと同一もしくは同一機能のものには同じ符号を付して
その詳細な説明を省略する。
成素子で第２図で示した回路と同じものは２桁代までを
同じ符号とし、その他に第１図および第２図で説明した
のと同一もしくは同一機能のものには同じ符号を付して
その詳細な説明を省略する。
さらに第２図で説明した分流比を制御する制御電圧VCお
よびバイアス電圧VB1は第１図で示した増幅回路５およ
び６に相当する回路とも共通とし、等しい分流比Ｋとし
てある。
よびバイアス電圧VB1は第１図で示した増幅回路５およ
び６に相当する回路とも共通とし、等しい分流比Ｋとし
てある。
第３図において、第１図における係数回路２の係数ｂ＝
０であるのでトランジスタQ501のベースは入力信号Vin
から切り離され、代つて回路動作に必要なバイアス電源
VB3が接続され、また係数回路３の係数ａ＝１であるこ
とから入力端子１より入力された入力電圧Vinはそのま
まコンデンサC2に供給される。
０であるのでトランジスタQ501のベースは入力信号Vin
から切り離され、代つて回路動作に必要なバイアス電源
VB3が接続され、また係数回路３の係数ａ＝１であるこ
とから入力端子１より入力された入力電圧Vinはそのま
まコンデンサC2に供給される。
第１図での増幅回路４は、回路構成の都合上、増幅回路
５と回路の一部を共通化しており、トランジスタQ501の
コレクタは抵抗R401を介して交流的に接地され、トラン
ジスタQ501のコレクタと抵抗R401との接続点より導出さ
れた信号はトランジスタQ401と定電流源A401とから成る
エミツタフオロワを介してコンデンサC1に供給される。
５と回路の一部を共通化しており、トランジスタQ501の
コレクタは抵抗R401を介して交流的に接地され、トラン
ジスタQ501のコレクタと抵抗R401との接続点より導出さ
れた信号はトランジスタQ401と定電流源A401とから成る
エミツタフオロワを介してコンデンサC1に供給される。
トランジスタQ510〜Q513，定電流源A503およびトランジ
スタQ610〜Q613，定電流源A603は直流レベルシフト形の
エミツタフオロワを構成しており、トランジスタQ9はカ
レントミラー動作をより正確にするためのベース電流補
償トランジスタである。
スタQ610〜Q613，定電流源A603は直流レベルシフト形の
エミツタフオロワを構成しており、トランジスタQ9はカ
レントミラー動作をより正確にするためのベース電流補
償トランジスタである。
第３図に示す回路の伝達関数H3（Ｓ）は第１図，第２図
で説明したと同様にして求めると下式で表わされる。
で説明したと同様にして求めると下式で表わされる。
ここで、R501＝R502＝RE1， R601＝R602＝RE2とした。
また Ｍ＝R401/2RE1 ……（13） とすると、上記（12）式は第１図で示した（６）式にお
いてａ＝1,b＝０とした時の伝達関数と同一であり、２
次関数のハイパスフイルタとなつている。
いてａ＝1,b＝０とした時の伝達関数と同一であり、２
次関数のハイパスフイルタとなつている。
なお第３図の実施例においても本発明の効果は第１図お
よび第２図において示した各実施例と同じであることは
明白である。さらに第３図に示す実施例においては、第
１図での増幅回路４に相当する回路は増幅回路５に相当
する回路と一部共通化したことにより、回路構成素子数
の低減を図る効果がある。
よび第２図において示した各実施例と同じであることは
明白である。さらに第３図に示す実施例においては、第
１図での増幅回路４に相当する回路は増幅回路５に相当
する回路と一部共通化したことにより、回路構成素子数
の低減を図る効果がある。
ところで、上記（13）、（14）、（15）式を見ると、Ｍ
は抵抗RE1の関数であり、ω0およびＱもそれぞれ抵抗R
E1の関数であつて、Ｍに関してＱとω0はいずれも完全
には独立ではないことが認められる。とすると、先に第
１図に示した実施例の説明において、（４）式から共振
角周波数ω0は利得Ｍによる影響を受けない旨、また
（５）式からＱは、ω0の値を定めた後、それとは独立
に利得Ｍによつて所要の値に設計できる旨、述べたこと
と矛盾を生じることになるが、これは、既に述べたよう
に、増幅回路４に相当する回路と増幅回路５に相当する
回路とを一部共通化して回路構成素子数の低減を図つた
からであり、こうした特別な事情がなければ、先に第１
図に関連して述べた上述の事柄は正しく成立する。
は抵抗RE1の関数であり、ω0およびＱもそれぞれ抵抗R
E1の関数であつて、Ｍに関してＱとω0はいずれも完全
には独立ではないことが認められる。とすると、先に第
１図に示した実施例の説明において、（４）式から共振
角周波数ω0は利得Ｍによる影響を受けない旨、また
（５）式からＱは、ω0の値を定めた後、それとは独立
に利得Ｍによつて所要の値に設計できる旨、述べたこと
と矛盾を生じることになるが、これは、既に述べたよう
に、増幅回路４に相当する回路と増幅回路５に相当する
回路とを一部共通化して回路構成素子数の低減を図つた
からであり、こうした特別な事情がなければ、先に第１
図に関連して述べた上述の事柄は正しく成立する。
第３図の実施例においては、上記（13）、（14）、（1
5）式から明らかなように、抵抗RE1，RE2および容量値C
1，C2によつてω0を設定した後、抵抗R401によつて、ω
0とは独立にＱを自由に設定できることになる。
5）式から明らかなように、抵抗RE1，RE2および容量値C
1，C2によつてω0を設定した後、抵抗R401によつて、ω
0とは独立にＱを自由に設定できることになる。
次に第４図は第１図における係数a,bをそれぞれａ＝1,b
＝１とすることにより構成した移相回路を本発明の他の
一実施例として示す。また第４図において、第３図で説
明したものと同一のものには同じ符号を付けてその詳細
な説明は省略する。
＝１とすることにより構成した移相回路を本発明の他の
一実施例として示す。また第４図において、第３図で説
明したものと同一のものには同じ符号を付けてその詳細
な説明は省略する。
第４図に示す回路の伝達関数H4（Ｓ）は前記各実施例に
おいて説明したと同様にして求めると下式で表わされ
る。
おいて説明したと同様にして求めると下式で表わされ
る。
ここで、第３図で示したのと同様に R501＝R502＝RE1 R601＝R602＝RE1 とした。また、M,ω0,Qは第３図で示した前記（13）（1
4）（15）式と同じとすると、上記（16）式は第１図で
示した（６）式においてａ＝1,b＝１とした時の伝達関
数と同一であり、２次関数の移相回路となつている。さ
らに第４図の実施例においても本発明の効果は前記各実
施例と同じであることは明白である。
4）（15）式と同じとすると、上記（16）式は第１図で
示した（６）式においてａ＝1,b＝１とした時の伝達関
数と同一であり、２次関数の移相回路となつている。さ
らに第４図の実施例においても本発明の効果は前記各実
施例と同じであることは明白である。
次に第５図は第１図における係数a,bをそれぞれａ＝0,b
＝１とした場合の本発明によるさらにその他の一実施例
を示す。第５図において第３図で説明したものと同一の
ものには同じ符号を付けてその詳細な説明は省略する。
＝１とした場合の本発明によるさらにその他の一実施例
を示す。第５図において第３図で説明したものと同一の
ものには同じ符号を付けてその詳細な説明は省略する。
第５図に示す回路の伝達関数H5（Ｓ）は前記各実施例に
おいて説明したと同様にして求めると下式で表わされ
る。
おいて説明したと同様にして求めると下式で表わされ
る。
ここで、第３図で示したのと同様に R501＝R502＝RE1 R601＝R602＝RE2 とした。またM,ω0,Qは第３図で示した前記（13）（1
4）（15）式と同じとすると、上記（16）式は第１図で
示した（６）式においてａ＝0,b＝１とした時の伝達関
数と同一であり、２次関数のローパスフイルタとバンド
パスフイルタの複合したフイルタ回路となつている。さ
らに第５図の実施例においても本発明の効果は前記各実
施例と同じであることは明白である。
4）（15）式と同じとすると、上記（16）式は第１図で
示した（６）式においてａ＝0,b＝１とした時の伝達関
数と同一であり、２次関数のローパスフイルタとバンド
パスフイルタの複合したフイルタ回路となつている。さ
らに第５図の実施例においても本発明の効果は前記各実
施例と同じであることは明白である。
また第３図，第４図，第５図に示した各実施例では第２
図で示した積分回路を用いたが、たとえば特開昭55−45
224号および特開昭55−45266号の各公報などに示される
回路を用いても同様にして、本発明による効果が得られ
ることは明白である。
図で示した積分回路を用いたが、たとえば特開昭55−45
224号および特開昭55−45266号の各公報などに示される
回路を用いても同様にして、本発明による効果が得られ
ることは明白である。
〔発明の効果〕 本発明によればフイルタ回路のＱは、付加した増幅回路
の利得によつて増加させることができるので、コンデン
サなどの値を大きく変えることなく高いＱを得ることが
できる効果がある。しかも所要の３個の増幅回路のう
ち、２個の増幅回路を１個の増幅回路で兼用する構成と
したのでIC化に適し、かつコスト低減に役立つという利
点がある。
の利得によつて増加させることができるので、コンデン
サなどの値を大きく変えることなく高いＱを得ることが
できる効果がある。しかも所要の３個の増幅回路のう
ち、２個の増幅回路を１個の増幅回路で兼用する構成と
したのでIC化に適し、かつコスト低減に役立つという利
点がある。
第１図は本発明の基本回路構成を示すブロツク図、第２
図は積分回路の具体的な回路を示す回路図、第３図乃至
第５図はそれぞれ本発明の一実施例を示す回路図であ
る。 符号の説明 １……入力端子、2,3……係数回路、4,5,6……増幅回
路、C1，C2……コンデンサ、７……出力端子。
図は積分回路の具体的な回路を示す回路図、第３図乃至
第５図はそれぞれ本発明の一実施例を示す回路図であ
る。 符号の説明 １……入力端子、2,3……係数回路、4,5,6……増幅回
路、C1，C2……コンデンサ、７……出力端子。
Claims (6)
- 【請求項１】正負一対をなす第1,第２の入力端子（Q50
1,Q502ベース）と、前記入力端子間の差電圧を電流に変
換し出力する第１の出力端子（Q502コレクタ）と、前記
第１の出力端子（Q502コレクタ）から出力される信号電
流と位相が180度反転した信号電流を出力する第２の出
力端子（Q501コレクタ）と、を備えた第１の増幅回路
（Q501,Q502,R501,R502,A501）と、 前記第２の出力端子（Q501コレクタ）に一端が接続され
て前記第１の増幅回路の第1,第２の入力端子間（Q501,Q
502ベース）の差電圧に応じた信号電圧を取り出すのに
役立つ第１の抵抗（R401）と、 前記第１の出力端子（Q502コレクタ）より出力された信
号電流を分流し出力する第１の分流手段（Q503,Q504）
と、 前記第１の分流手段の出力端子（Q504コレクタ）に一端
が接続されて該分流手段の出力電流を積分することによ
り積分電圧として出力する第１のコンデンサ（C1）と、 正負一対をなす第3,第４の入力端子（Q601,Q602ベー
ス）と、前記入力端子間の差電圧を電流に変換し出力す
る第３の出力端子（Q602コレクタ）と、を備えた第２の
増幅回路（Q601,Q602,R601,R602,A601）と、 前記第３の出力端子（Q602コレクタ）より出力された信
号電流を分流し出力する第２の分流手段（Q603,Q604）
と、 前記第２の分流手段の出力端子（Q604コレクタ）に一端
が接続されて該分流手段の出力電流を積分することによ
り積分電圧として出力する第２のコンデンサ（C2）とを
備え、 前記第１のコンデンサ（C1）より取り出された積分電圧
をインピーダンス変換回路（Q510）、レベルシフト回路
（Q511〜Q513）を介して前記第２の増幅回路の第３の入
力端子（Q601ベース）に供給し、 前記第２のコンデンサ（C2）より取り出された積分電圧
をインピーダンス変換回路（Q610）を介してフィルタ出
力として出力端子（Vout）すると共に、該出力電圧をレ
ベルシフト回路（Q611〜Q613）を介して前記第1,第２の
増幅回路の第2,第４の入力端子（Q502,Q602ベース）に
それぞれ供給し、 前記第１の抵抗（R401）より取り出された信号電圧をイ
ンピーダンス変換回路（Q401）を介して前記第１のコン
デンサ（C1）の他端に供給し、 前記第１の増幅器の第１の入力端子（Q501ベース）を交
流接地電位に接続し、そして前記第２のコンデンサ（C
2）の他端より入力信号を供給するようにして成ること
を特徴とするフィルタ回路。 - 【請求項２】特許請求の範囲第１項記載のフィルタ回路
において、 前記第１のコンデンサ（C1）より取り出された積分電圧
をインピーダンス変換回路（Q510）、レベルシフト回路
（Q511〜Q513）を介さずして前記第２の増幅回路の第３
の入力端子（Q601ベース）に供給し、 前記第２のコンデンサ（C2）より取り出された積分電圧
をインピーダンス変換回路（Q610）を介さずしてフィル
タ出力として出力（Vout）すると共に、該出力電圧をレ
ベルシフト回路（Q611〜Q613）を介さずして前記第1,第
２の増幅回路の第2,第４の入力端子（Q502,Q602ベー
ス）にそれぞれ供給し、 前記第１の抵抗（R401）より取り出された信号電圧をイ
ンピーダンス変換回路（Q401）を介さずして前記第１の
コンデンサ（C1）の他端に供給するようにしたことを特
徴とするフィルタ回路。 - 【請求項３】正負一対をなす第1,第２の入力端子（Q50
1,Q502ベース）と、前記入力端子間の差電圧を電流に変
換し出力する第１の出力端子（Q502コレクタ）と、前記
第１の出力端子（Q502コレクタ）から出力される信号電
流と位相が180度反転した信号電流を出力する第２の出
力端子（Q501コレクタ）と、を備えた第１の増幅回路
（Q501,Q502,R501,R502,A501）と、 前記第２の出力端子（Q501コレクタ）に一端が接続され
て前記第１の増幅回路の第1,第２の入力端子間（Q501,Q
502ベース）に差電圧に応じた信号電圧を取り出すのに
役立つ第１の抵抗（R401）と、 前記第１の出力端子（Q502コレクタ）より出力された信
号電流を分流し出力する第１の分流手段（Q503,Q504）
と、 前記第１の分流手段の出力端子（Q504コレクタ）に一端
が接続されて該分流手段の出力電流を積分することによ
り積分電圧として出力する第１のコンデンサ（C1）と、 正負一対をなす第3,第４の入力端子（Q601,Q602ベー
ス）と、前記入力端子間の差電圧を電流に変換し出力す
る第３の出力端子（Q602コレクタ）と、を備えた第２の
増幅回路（Q601,Q602,R601,R602,A601）と、 前記第３の出力端子（Q602コレクタ）より出力された信
号電流を分流し出力する第２の分流手段（Q603,Q604）
と、 前記第２の分流手段の出力端子（Q604コレクタ）に一端
が接続されて該分流手段の出力電流を積分することによ
り積分電圧として出力する第２のコンデンサ（C2）とを
備え、 前記第１のコンデンサ（C1）より取り出された積分電圧
をインピーダンス変換回路（Q510）、レベルシフト回路
（Q511〜Q513）を介して前記第２の増幅回路の第３の入
力端子（Q601ベース）に供給し、 前記第２のコンデンサ（C2）より取り出された積分電圧
をインピーダンス変換回路（Q610）を介してフィルタ出
力として出力（Vout）すると共に、該出力電圧をレベル
シフト回路（Q611〜Q613）を介して前記第1,第２の増幅
回路の第2,第４の入力端子（Q502,Q602ベース）にそれ
ぞれ供給し、 前記第１の抵抗（R401）より取り出された信号電圧をイ
ンピーダンス変換回路（Q401）を介して前記第１のコン
デンサ（C1）の他端に供給し、 前記第１の増幅器の第１の入力端子（Q501ベース）と前
記第２のコンデンサ（C2）の他端とから共に入力信号を
供給するようにして成ることを特徴とするフィルタ回
路。 - 【請求項４】特許請求の範囲第３項記載のフィルタ回路
において、 前記第１のコンデンサ（C1）より取り出された積分電圧
をインピーダンス変換回路（Q510）、レベルシフト回路
（Q511〜Q513）を介さずして前記第２の増幅回路の第３
の入力端子（Q601ベース）に供給し、 前記第２のコンデンサ（C2）より取り出された積分電圧
をインピーダンス変換回路（Q610）を介さずしてフィル
タ出力として出力（Vout）すると共に、該出力電圧をレ
ベルシフト回路（Q611〜Q613）を介さずして前記第1,第
２の増幅回路の第2,第４の入力端子（Q502,Q602ベー
ス）にそれぞれ供給し、 前記第１の抵抗（R401）より取り出された信号電圧をイ
ンピーダンス変換回路（Q401）を介さずして前記第１の
コンデンサ（C1）の他端に供給するようにしたことを特
徴とするフィルタ回路。 - 【請求項５】正負一対をなす第1,第２の入力端子（Q50
1,Q502ベース）と、前記入力端子間の差電圧を電流に変
換し出力する第１の出力端子（Q502コレクタ）と、前記
第１の出力端子（Q502コレクタ）から出力される信号電
流と位相が180度反転した信号電流を出力する第２の出
力端子（Q501コレクタ）と、を備えた第１の増幅回路
（Q501,Q502,R501,R502,A501）と、 前記第２の出力端子（Q501コレクタ）に一端が接続され
て前記第１の増幅回路の第1,第２の入力端子間（Q501,Q
502ベース）の差電圧に応じた信号電圧を取り出すのに
役立つ第１の抵抗（R401）と、 前記第１の出力端子（Q502コレクタ）より出力された信
号電流を分流し出力する第１の分流手段（Q503,Q504）
と、 前記第１の分流手段の出力端子（Q504コレクタ）に一端
が接続されて該分流手段の出力電流を積分することによ
り積分電圧として出力する第１のコンデンサ（C1）と、 正負一対をなす第3,第４の入力端子（Q601,Q602ベー
ス）と、前記入力端子間の差電圧を電流に変換し出力す
る第３の出力端子（Q602コレクタ）と、を備えた第２の
増幅回路（Q601,Q602,R601,R602,A601）と、 前記第３の出力端子（Q602コレクタ）より出力された信
号電流を分流し出力する第２の分流手段（Q603,Q604）
と、 前記第２の分流手段の出力端子（Q604コレクタ）に一端
が接続されて該分流手段の出力電流を積分することによ
り積分電圧として出力する第２のコンデンサ（C2）とを
備え、 前記第１のコンデンサ（C1）より取り出された積分電圧
をインピーダンス変換回路（Q510）、レベルシフト回路
（Q511〜Q513）を介して前記第２の増幅回路の第３の入
力端子（Q601ベース）に供給し、 前記第２のコンデンサ（C2）より取り出された積分電圧
をインピーダンス変換回路（Q610）を介してフィルタ出
力として出力（Vout）すると共に、該出力電圧をレベル
シフト回路（Q611〜Q613）を介して前記第1,第２の増幅
回路の第2,第４の入力端子（Q502,Q602ベース）にそれ
ぞれ供給し、 前記第１の抵抗（R401）より取り出された信号電圧をイ
ンピーダンス変換回路（Q401）を介して前記第１のコン
デンサ（C1）の他端に供給し、 前記第２のコンデンサ（C2）の他端を交流接地電位に接
続するとともに、前記第１の増幅器の第１の入力端子
（Q501ベース）から入力信号を供給するようにして成る
ことを特徴とするフィルタ回路。 - 【請求項６】特許請求の範囲第５項記載のフィルタ回路
において、 前記第１のコンデンサ（C1）より取り出された積分電圧
をインピーダンス変換回路（Q510）、レベルシフト回路
（Q511〜Q513）を介さずして前記第２の増幅回路の第３
の入力端子（Q601ベース）に供給し、 前記第２のコンデンサ（C2）より取り出された積分電圧
をインピーダンス変換回路（Q610）を介さずしてフィル
タ出力として出力（Vout）すると共に、該出力電圧をレ
ベルシフト回路（Q611〜Q613）を介さずして前記第1,第
２の増幅回路の第2,第４の入力端子（Q502,Q602ベー
ス）にそれぞれ供給し、 前記第１の抵抗（R401）より取り出された信号電圧をイ
ンピーダンス変換回路（Q401）を介さずして前記第１の
コンデンサ（C1）の他端に供給するようにしたことを特
徴とするフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018531A JPH0775298B2 (ja) | 1987-01-30 | 1987-01-30 | フイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62018531A JPH0775298B2 (ja) | 1987-01-30 | 1987-01-30 | フイルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63187808A JPS63187808A (ja) | 1988-08-03 |
| JPH0775298B2 true JPH0775298B2 (ja) | 1995-08-09 |
Family
ID=11974211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62018531A Expired - Lifetime JPH0775298B2 (ja) | 1987-01-30 | 1987-01-30 | フイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775298B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157248A (en) * | 1998-05-20 | 2000-12-05 | Matsushita Electric Industrial Co., Ltd. | Active filter circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0626297B2 (ja) * | 1985-01-23 | 1994-04-06 | ソニー株式会社 | ２次アクテイブ位相等価器 |
-
1987
- 1987-01-30 JP JP62018531A patent/JPH0775298B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63187808A (ja) | 1988-08-03 |
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