JPH0776899B2 - 小型情報処理装置 - Google Patents
小型情報処理装置Info
- Publication number
- JPH0776899B2 JPH0776899B2 JP63229552A JP22955288A JPH0776899B2 JP H0776899 B2 JPH0776899 B2 JP H0776899B2 JP 63229552 A JP63229552 A JP 63229552A JP 22955288 A JP22955288 A JP 22955288A JP H0776899 B2 JPH0776899 B2 JP H0776899B2
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- circuit
- information processing
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- 238000010586 diagram Methods 0.000 description 2
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- 239000000758 substrate Substances 0.000 description 1
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Description
【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、電子辞書又は電子手帳等の小型情報処理装置
に係わり、特に外部メモリとしてのメモリカード(ROM
カード、ICカード等)を同装置本体の同カードの収納部
から取出す場合に蓋を開放すると電源をオフにする同装
置に関する。
に係わり、特に外部メモリとしてのメモリカード(ROM
カード、ICカード等)を同装置本体の同カードの収納部
から取出す場合に蓋を開放すると電源をオフにする同装
置に関する。
(ロ) 従来の技術 一般に種々の情報処理装置において、オフィス用又は家
庭内で使用するパーソナルコンピュータは交流電源によ
って駆動するものが大半である。
庭内で使用するパーソナルコンピュータは交流電源によ
って駆動するものが大半である。
一方ポータブルタイプの小型情報処理装置は内蔵メモリ
を最小限にすると共に外部メモリによってメモリを追加
し、拡充を図る構成が多く用いられ、電源としても内蔵
電池によって駆動する方式が提案されている。
を最小限にすると共に外部メモリによってメモリを追加
し、拡充を図る構成が多く用いられ、電源としても内蔵
電池によって駆動する方式が提案されている。
その一例として特開昭61-150088号があげられ、データ
処理制御装置に使用されるメモリカードについて提案さ
れている。
処理制御装置に使用されるメモリカードについて提案さ
れている。
(ハ) 発明が解決しようとする課題 従来のメモリカードは単に電池の消耗に関して考慮され
ているのみで、特に情報処理装置本体側の電源について
は、何ら施されておらず、例えばメモリカードを取外し
た際に本体側の電源スイッチをオフにする方が電源電池
の消耗を減少できる。又メモリカードの着脱時における
内部回路の保護も施されていない。
ているのみで、特に情報処理装置本体側の電源について
は、何ら施されておらず、例えばメモリカードを取外し
た際に本体側の電源スイッチをオフにする方が電源電池
の消耗を減少できる。又メモリカードの着脱時における
内部回路の保護も施されていない。
この点に鑑み、本発明はメモリカードを本体から取外す
と同時に電源回路をオフにする構成を提案するものであ
る。
と同時に電源回路をオフにする構成を提案するものであ
る。
(ニ) 課題を解決するための手段 本発明は、小型情報処理装置本体と該本体に結合される
外部メモリとより成り、前記小型情報処理装置本体に前
記外部メモリを収納する収納部を設けると共に該収納部
に開閉自在に蓋体を設けた小型情報処理装置において、
前記本体内に設けられた負荷回路に電力を供給する電源
回路と、第1及び第2の入力を有する双安定記憶保持回
路と、前記第1の入力に接続された第1のスイッチ手段
と、前記第2の入力に接続され、第1及び第2の入力を
有するゲート手段と、該ゲート手段の第1の入力に接続
され、前記負荷回路の動作状態に応じた制御信号を出力
する制御回路と、前記ゲート手段の第2の入力に接続さ
れ、前記蓋体の開閉に連動する第2のスイッチ手段とを
設け、前記双安定記憶保持回路の出力を前記電源回路に
入力し、前記負荷回路への電力供給を制御する構成であ
る。
外部メモリとより成り、前記小型情報処理装置本体に前
記外部メモリを収納する収納部を設けると共に該収納部
に開閉自在に蓋体を設けた小型情報処理装置において、
前記本体内に設けられた負荷回路に電力を供給する電源
回路と、第1及び第2の入力を有する双安定記憶保持回
路と、前記第1の入力に接続された第1のスイッチ手段
と、前記第2の入力に接続され、第1及び第2の入力を
有するゲート手段と、該ゲート手段の第1の入力に接続
され、前記負荷回路の動作状態に応じた制御信号を出力
する制御回路と、前記ゲート手段の第2の入力に接続さ
れ、前記蓋体の開閉に連動する第2のスイッチ手段とを
設け、前記双安定記憶保持回路の出力を前記電源回路に
入力し、前記負荷回路への電力供給を制御する構成であ
る。
(ホ) 作用 本発明の小型情報処理装置では、同装置本体に外部メモ
リ収納部に挿入して同外部メモリを使用した後取出す際
に同収納部の蓋を開放すると同時に電源ラインをオフに
して、前記装置内の電源回路の負荷、例えば表示用のLC
D、表示回路、又は演算回路等の種々の部分への電源を
断つ構成である。
リ収納部に挿入して同外部メモリを使用した後取出す際
に同収納部の蓋を開放すると同時に電源ラインをオフに
して、前記装置内の電源回路の負荷、例えば表示用のLC
D、表示回路、又は演算回路等の種々の部分への電源を
断つ構成である。
(ヘ) 実施例 図面に従って本発明を説明すると、第1図は本発明の小
型情報処理装置のブロック図、第2図(イ)は外部メモ
リ収納部の蓋を閉じた状態、同図(ロ)は前記蓋を開け
た状態を示す。
型情報処理装置のブロック図、第2図(イ)は外部メモ
リ収納部の蓋を閉じた状態、同図(ロ)は前記蓋を開け
た状態を示す。
図面において、(1)は小型情報処理装置本体、(2)
は外部メモリとしてのメモリカード、(3)はカード収
納部、(4)はエジェクトボタン、(5)は蓋体、
(6)は蓋連動スイッチ、(7)はスイッチ押圧用の突
子、(8)は本体基板、(9)は突子挿入孔、(10)は
制御回路、(11a)(11b)は主電源スイッチ、(12)は
制御端子、(13)はフリップフロップでS,Rは各々セッ
ト及びリセット端子でローアクティブタイプを示し、
(14)はフリップフロップ出力端子、(15)は電源回
路、(16)(17)は電源端子、(18)は電源出力端子、
(19)は内蔵電池、(20)はORゲートを示す。
は外部メモリとしてのメモリカード、(3)はカード収
納部、(4)はエジェクトボタン、(5)は蓋体、
(6)は蓋連動スイッチ、(7)はスイッチ押圧用の突
子、(8)は本体基板、(9)は突子挿入孔、(10)は
制御回路、(11a)(11b)は主電源スイッチ、(12)は
制御端子、(13)はフリップフロップでS,Rは各々セッ
ト及びリセット端子でローアクティブタイプを示し、
(14)はフリップフロップ出力端子、(15)は電源回
路、(16)(17)は電源端子、(18)は電源出力端子、
(19)は内蔵電池、(20)はORゲートを示す。
次に本発明装置の動作について説明すると、第2図
(イ)に示す状態即ち小型情報処理装置本体(1)に設
けた蓋体(5)を閉じた状態で電源スイッチ(11a)を
1回押圧すると、第1図において蓋連動スイッチ(6)
及び主電源スイッチ(11b)が開放されているので、電
源端子(16)からの電源が供給されて、ハイ(H)レベ
ルに保持され、主電源スイッチ(11a)の1回押圧によ
りローレベル(L)パルスがフリップフロップ(13)に
加わり、電源回路(15)への制御信号として端子(14)
にはローレベル(L)出力が現われて、電源回路(15)
はオンとなって出力端子(18)から各種負荷への電源が
供給される。
(イ)に示す状態即ち小型情報処理装置本体(1)に設
けた蓋体(5)を閉じた状態で電源スイッチ(11a)を
1回押圧すると、第1図において蓋連動スイッチ(6)
及び主電源スイッチ(11b)が開放されているので、電
源端子(16)からの電源が供給されて、ハイ(H)レベ
ルに保持され、主電源スイッチ(11a)の1回押圧によ
りローレベル(L)パルスがフリップフロップ(13)に
加わり、電源回路(15)への制御信号として端子(14)
にはローレベル(L)出力が現われて、電源回路(15)
はオンとなって出力端子(18)から各種負荷への電源が
供給される。
次に主電源スイッチ(11b)を押圧してローレベル
(L)パルスを加えると、フリップフロップ(13)は反
転して端子(14)はハイレベル(H)となって電源回路
(15)はオフとなり、各種の負荷回路への電源が断たれ
る。
(L)パルスを加えると、フリップフロップ(13)は反
転して端子(14)はハイレベル(H)となって電源回路
(15)はオフとなり、各種の負荷回路への電源が断たれ
る。
又前記電源回路(15)が通常動作中に使用者がメモリカ
ード(2)を前記情報処理装置本体(1)の収納部
(3)から取出すために、蓋体(5)を開けると同時に
蓋連動スイッチ(6)は閉じてORゲート(20)の一方の
入力端子がローレベルに設定される。このとき前記電源
回路(15)に接続された負荷が動作中であれば、制御回
路(10)からの出力はハイレベル(H)に保持させてお
き、前記フリップフロップ(13)の出力端子(14)はハ
イレベル(H)に保たれ、前記負荷の動作が終了するか
又は終了させても良い状態になると同時に制御回路(1
0)の出力はローレベル(L)に変化してフリップフロ
ップ(13)は前記主電源スイッチ(11b)の1回押圧と
同様の動作となって反転し、出力端子(14)はハイレベ
ル(H)に保持され、電源回路(15)はオフになる。
ード(2)を前記情報処理装置本体(1)の収納部
(3)から取出すために、蓋体(5)を開けると同時に
蓋連動スイッチ(6)は閉じてORゲート(20)の一方の
入力端子がローレベルに設定される。このとき前記電源
回路(15)に接続された負荷が動作中であれば、制御回
路(10)からの出力はハイレベル(H)に保持させてお
き、前記フリップフロップ(13)の出力端子(14)はハ
イレベル(H)に保たれ、前記負荷の動作が終了するか
又は終了させても良い状態になると同時に制御回路(1
0)の出力はローレベル(L)に変化してフリップフロ
ップ(13)は前記主電源スイッチ(11b)の1回押圧と
同様の動作となって反転し、出力端子(14)はハイレベ
ル(H)に保持され、電源回路(15)はオフになる。
更にこの状態即ち第2図(ロ)から第2図(イ)の状態
に示すように蓋体(5)を閉じると、第1図に示す構成
となって第2図(イ)に示す突子(7)が蓋連動スイッ
チ(6)の押圧杆(21)を左方向に移動させて、同スイ
ッチ(6)は開放状態となりORゲート(20)の一方の端
子即ちスイッチ(6)(11b)を接続した側がハイレベ
ルに設定され、前記主電源スイッチ(11a)の押圧にて
オン、(11b)の押圧にてオフに前記電源回路(15)を
制御でき、出力端子(18)に接続された種々の負荷、例
えば表示素子としてのLCD、駆動回路等への電源が断続
可能となる。
に示すように蓋体(5)を閉じると、第1図に示す構成
となって第2図(イ)に示す突子(7)が蓋連動スイッ
チ(6)の押圧杆(21)を左方向に移動させて、同スイ
ッチ(6)は開放状態となりORゲート(20)の一方の端
子即ちスイッチ(6)(11b)を接続した側がハイレベ
ルに設定され、前記主電源スイッチ(11a)の押圧にて
オン、(11b)の押圧にてオフに前記電源回路(15)を
制御でき、出力端子(18)に接続された種々の負荷、例
えば表示素子としてのLCD、駆動回路等への電源が断続
可能となる。
なお上記説明において主電源スイッチ(11a)(11b)
は、例えば情報処理用の入力手段としてのキーボード上
に設け、キーボード側から電源回路(15)のオン、オフ
を制御するのに対し、前記外部メモリとしてのメモリカ
ード(2)の取外し時には、前記収納部の蓋体(5)の
開放によって即座に蓋連動スイッチ(6)を駆動する構
成により、各々操作者にとって使い易くなる。
は、例えば情報処理用の入力手段としてのキーボード上
に設け、キーボード側から電源回路(15)のオン、オフ
を制御するのに対し、前記外部メモリとしてのメモリカ
ード(2)の取外し時には、前記収納部の蓋体(5)の
開放によって即座に蓋連動スイッチ(6)を駆動する構
成により、各々操作者にとって使い易くなる。
(ト) 発明の効果 本発明によれば、外部メモリを取り出そうと収納部に設
けた蓋体を開けた場合でも、負荷回路が動作中であれ
ば、その旨を示す制御信号が制御回路からゲート手段に
供給されているため、すぐに電源回路がオフになること
はなく、その後、負荷回路の動作が終了するか又は終了
させても良い状態になってから電源回路がオフになるの
で、回路素子の破壊を確実に防止することができる。
けた蓋体を開けた場合でも、負荷回路が動作中であれ
ば、その旨を示す制御信号が制御回路からゲート手段に
供給されているため、すぐに電源回路がオフになること
はなく、その後、負荷回路の動作が終了するか又は終了
させても良い状態になってから電源回路がオフになるの
で、回路素子の破壊を確実に防止することができる。
第1図は本発明の小型情報処理装置のブロック図、第2
図は同装置の要部断面図を示す。 (1)……小型情報処理装置本体、(2)……メモリカ
ード、(3)……カード収納部、(5)……蓋体、
(6)……蓋連動スイッチ、(11a)(11b)……主電源
スイッチ、(15)……電源回路、(19)……内蔵電池。
図は同装置の要部断面図を示す。 (1)……小型情報処理装置本体、(2)……メモリカ
ード、(3)……カード収納部、(5)……蓋体、
(6)……蓋連動スイッチ、(11a)(11b)……主電源
スイッチ、(15)……電源回路、(19)……内蔵電池。
Claims (1)
- 【請求項1】小型情報処理装置本体と該本体に結合され
る外部メモリとより成り、前記小型情報処理装置本体に
前記外部メモリを収納する収納部を設けると共に該収納
部に開閉自在に蓋体を設けた小型情報処理装置におい
て、前記本体内に設けられた負荷回路に電力を供給する
電源回路と、第1及び第2の入力を有する双安定記憶保
持回路と、前記第1の入力に接続された第1のスイッチ
手段と、前記第2の入力に接続され、第1及び第2の入
力を有するゲート手段と、該ゲート手段の第1の入力に
接続され、前記負荷回路の動作状態に応じた制御信号を
出力する制御回路と、前記ゲート手段の第2の入力に接
続され、前記蓋体の開閉に連動する第2のスイッチ手段
とを設け、前記双安定記憶保持回路の出力を前記電源回
路に入力し、前記負荷回路への電力供給を制御すること
を特徴とする小型情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229552A JPH0776899B2 (ja) | 1988-09-13 | 1988-09-13 | 小型情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229552A JPH0776899B2 (ja) | 1988-09-13 | 1988-09-13 | 小型情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277815A JPH0277815A (ja) | 1990-03-16 |
| JPH0776899B2 true JPH0776899B2 (ja) | 1995-08-16 |
Family
ID=16893955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229552A Expired - Lifetime JPH0776899B2 (ja) | 1988-09-13 | 1988-09-13 | 小型情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0776899B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4048334B2 (ja) * | 1998-05-25 | 2008-02-20 | 富士フイルム株式会社 | 電子カメラ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370130U (ja) * | 1976-11-12 | 1978-06-13 | ||
| JPS5975327A (ja) * | 1982-10-21 | 1984-04-28 | Toshiba Corp | マイクロコンピユ−タ装置 |
| JPS60150698U (ja) * | 1984-03-19 | 1985-10-07 | カシオ計算機株式会社 | デ−タカ−ドを備えた電子機器 |
| JPS6157395U (ja) * | 1984-09-19 | 1986-04-17 |
-
1988
- 1988-09-13 JP JP63229552A patent/JPH0776899B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0277815A (ja) | 1990-03-16 |
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