JPH0779106B2 - 半導体集積回路の製造方法 - Google Patents

半導体集積回路の製造方法

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JPH0779106B2
JPH0779106B2 JP1085896A JP8589689A JPH0779106B2 JP H0779106 B2 JPH0779106 B2 JP H0779106B2 JP 1085896 A JP1085896 A JP 1085896A JP 8589689 A JP8589689 A JP 8589689A JP H0779106 B2 JPH0779106 B2 JP H0779106B2
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ダブリュ ヒルス グラハム
エル イェー ジェン
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    • H—ELECTRICITY
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体集積回路および該回路で使用される金属
被覆(メタライゼーション)に関する。
[従来の技術] 集積回路の集積度が高まるにつれて、個々のデバイスと
の電気的接合または個々のデバイス間における電気的接
合を好適に行う際に発生する問題を解決するために様々
な試みがなされている。これは集積回路製造における重
大な問題である。なぜなら、電気的接触および相互接続
には集積回路チップ上にスペースが必要であるばかり
か、相互接続の複雑性によりチップ上に二層以上の金属
被着層を形成させる必要があるからである。前記のスペ
ースの点については金属被着層のサイズを最小化する必
要があり、二層以上の金属被着層の形成の点については
加工上の複雑性といった問題点が新たに生じる。
代表的な多層組立順序では、最初に誘電体層中に窓また
は道を開けて下部の基板の所定の箇所を露出させ、次い
で、金属を充填する。基板という用語は根元的下地材料
を意味する目的で使用されている。従って、Siウエハ、
ソースおよびドレイン領域、事前相互接続などを含むこ
とができる。その後、充填窓を電気的に接続する金属ラ
ンナーを誘電体層上に形成する。これは一般的に、金属
を一面に被着し、次いでこの被着金属をパターン付けす
ることにより行われる。言うまでもなく、ランナーが窓
と接触するように、ランナーが適正に配置されるように
十分に注意しなければならない。
前記の加工順序は概念的には簡単であるが、少なくとも
次の三つの問題が惹起するであろう。(1)金属は著し
く反射性なので、金属中にパターンを光印刷し、エッチ
ングすることは困難であり、パターン寸法がサブミクロ
ンオーダーの場合にはより一層困難になる。(2)金属
ランナーを形成した後、ランナー間に誘電体層を被着さ
せる。この誘電体層は気孔を有していてはならない。し
かし、ランナー同士は極めて接近しており、そのため、
誘電体層が利用できる隙間は減少するので、誘電体層の
被着は一層困難になる。(3)マスクからの正確なパタ
ーン転写はプレーナ表面で最も簡単に得られる。トポグ
ラフはますます複雑になってきているので、フローまた
はプレーナ化による誘電体層の平滑化が必要である。し
かし、リフローに必要な温度により下部金属層の結着性
が損なわれることがあるので、リフローは必ずしも使用
可能な方法ではない。プレーナ化処理は加工を一層複雑
にする。
これらの問題点の幾つかは、トーマスらがIEDMテクニカ
ル ダイジェスト811〜813頁(カルフォルニア州ロスア
ンジェルス,1986年)に開示したような方法により避け
ることができる。Si3N4−SiO2からなる複合誘電体層を
パターン付けしてトレンチ(溝)を形成し、このトレン
チ内に、シリコン移殖により開始された核形成により金
属を選択的に被着させる。斯くして、ランナー間の空隙
を充満させる問題および複雑なトポグラフによりプレー
ナ誘電体層表面を得る問題は避けられる。
誘電体層中のトレンチ内に金属を被着させる別の試み
は、ウーにより電気化学学会会報,87−4,239〜249頁(1
987年)に開示されている。実験的な手順はウーの論文
の第1図および第3図に示されている。最初の手順は、
トレンチを形成し、ブランケットに金属を被着し、ホト
レジスト層を被着し、そして、このホトレジスト層をエ
ッチングし、レジストが充満された元のトレンチの部分
を残し、金属部分を再びエッチングし、エッチングマー
クとしてレジストを用いて誘電体層表面を露出させ、レ
ジストを剥離して誘電体層中に嵌込まれた金属を残置さ
せる。二番目の手順は、不必要な金属をリフトオフ工程
で除去するが、概念的には若干類似している。
[発明が解決しようとする課題] 自動調心(セルフアライン)された窓の形成方法を教示
した公知技術は存在しない。
[課題を解決するための手段] 自動調心された接点を含む金属被覆(メタライゼーショ
ン)は“リバース ピラー(reverse piliar)”法と名
付けられた方法により得られることが発見された。この
方法によれば、少なくとも、第1の誘電体層と第2の誘
電体層と、該第1の誘電体層と第2の誘電体層との間お
よび前記第2の誘電体層の上面に第1のエッチング停止
層と第2のエッチング停止層をそれぞれ被着し、前記第
1の誘電体層と前記エッチング停止層の所定箇所をパタ
ーン付けすることにより金属ランナー用のトレンチを形
成する。第2のエッチング停止層を用いることにより誘
電体層の望ましからざるエッチングを防止しながら、前
記トレンチの所定箇所を更にパターン付けし、前記第1
の誘電体層中に自動調心された窓を形成する。この窓に
より、下部の基板の特定箇所が露出される。第1のエッ
チング停止層は一般的に誘電体である。次いで、前記窓
には金属が充填される。
別法として、第1のパターン付け工程で使用されるエッ
チングの深さが正確にコントロールできる場合、2層の
誘電体層や中間エッチング停止層ではなく1層の誘電体
層を使用することもできる。しかし、好ましい実施例で
は、複数の層(一般的に4層)が使用される。この場
合、窓およびトレンチのエッチング深さを一層正確にコ
ントロールするために第1のエッチング停止層が使用さ
れる。本発明の方法では、金属はトレンチおよび窓内に
被着されるので、金属層のパターン付けは避けられる。
また、窓および金属トレンチは同時に金属で充満される
ので、いかなる界面も避けられる。
別の実施例では、第1のパターン付け工程後に金属を被
着し、そして、再びエッチングし、シールされるトレン
チの普通の幅の部分を有するトレンチのネールヘッド
(釘頭)部分内に金属側壁を残すことによりマスク無し
接点が得られる。その後、マスクとして金属側壁を使用
し、窓をエッチングする。すなわち、底部の誘電体層が
接点用に選択的に除去されるので、金属側壁はマスクと
して機能する。
金属充填工程が自己プレーナ工程であることは当業者に
明らかである。
[実施例] 以下、図面を参照しながら本発明を更に詳細に説明す
る。
第1図は本発明によるメタライゼーションのレイアウト
とリソグラフを示す平面図である。図示された構造は符
号1で表される複数の金属ランナーと、符号3で表され
る、下部の基板に通じる、複数の窓からなる。代表的な
集積回路では、図示されているものよりも、もっと多数
のランナーと接点が存在することは自明である。
第2図はA−A線に沿った第1図の構造の断面図であ
る。図示されているのは、基板21、3層の誘電体層23、
25および27、エッチング停止層29とホトレジスト層31で
ある。導電ランナー33も示されている。誘電体層23、2
5、27の全体厚さはdtである。誘電体層23の厚さはctで
あり、誘電体層25と27の合計厚さはmtである。誘電体層
25は誘電体層23および27に比べて薄い。“基板”と言う
用語は誘電体層の下部にある材料を意味する。誘電体層
およびエッチング停止層の材料の選択は下記のエッチン
グ工程に関する説明を読めば当業者に自明となる。
ホトレジスト31およびエッチング停止層29ならびに2層
の上部誘電体層25と27を金属ランナー用にパターン付け
する。この処理は、所望の金属パターンによりホトレジ
ストをパターン付けすることにより行う。使用されるマ
スクは反転パターンのマスクである。エッチング停止層
29および2層の上部誘電体層25、27のエッチングには周
知の技術が使用される。3番目、すなわち、底部の誘電
体層23は2番目、すなわち、中間の誘電体層25のエッチ
ング用のエッチング停止層として機能する。得られた構
造を第3図に示す。同図には3個の第1トレンチが形成
されている。
次に、反転金属パターン付けのためのホトレジストを取
り除き、新たなホトレジスト層35を堆積させ、そして、
窓用のパターンでパターン付けする。標準的なリソグラ
フ法を用いて窓用のパターンを画成する。ホトレジスト
中に画成された窓は規定寸法よりも必要以上に大きい。
従って、エッチング停止層29は次の窓のエッチング処理
時に自動調心を行う。すなわち、層29は下部の誘電体材
料層27,25,23のエッチングを防止し、それにより自動調
心された窓を形成する。誘電体層23をエッチングし、下
部の基板の特定箇所を露出させる。反転金属エッチング
処理中に露出された箇所だけがエッチングされ、電気的
接点を形成する。得られた構造を第4図に示す。同図に
は2個の第2トレインが形成されているが、中央部の第
1トレンチはホトレジスト35が充填されたままである。
エッチング停止層(すなわち、層29)は、誘電体層のエ
ッチング処理によってエッチングされないので、窓パタ
ーンの過大部分のエッチングを停止させることは明らか
である。しかし、反転金属パターン付けにより誘電体層
23の部分が露出されたので、この層もエッチングされ、
基板部分が露出される。
接点用ホトレジストを除去し、常法により陥凹部に金属
37を充填する。得られた構造を第5図に示す。
数種類の方法により、金属被覆(メタライゼーション)
を被着させることができる。例えば、アルミニューム金
属被覆にはスパッタリング法を使用できる。タングステ
ンまたはその他の超耐熱金属は、化学的気相成長法によ
り、選択的に、または一面に、蒸着することができる。
選択的蒸着により、トレンチまたは窓の適当な活性化後
に、これらの箇所にだけ金属を存在させることができ
る。非選択的蒸着の場合は、誘電体層の表面から材料を
除去するのに均一な再エッチングが必要である。エッチ
ング停止層は金属の充填前または充填後に除去すること
ができる。エッチング停止層が非導電性であれば、除去
する必要はなく、次のレベルの金属被覆のためのエッチ
ング停止層として使用することもできる。
言うまでもなく、前記の方法は別のレベルの相互接続を
得るために繰り返すこともできる。
第1および第3の誘電体層は第2の誘電体層に対してエ
ッチング選択性を有し、同じ材料で構成することもでき
る。エッチング停止層29および中間誘電体層25の双方と
も層23および層29(すなわち、第1および第2の誘電体
層)に対して高いエッチング選択性を有する。エッチン
グ停止層25と29は第1および第3の誘電体層に対して一
般的に極めて薄い。前記の代表的な方法では、トレンチ
用の反転金属パターンは最上部のエッチング停止層と上
部2層の誘電体層(すなわち、誘電体層25と27)をエッ
チングすることにより形成される。代表的な誘電体層は
酸化物または窒化物である。エッチング条件は2層につ
いて変化させる必要がある。窓のパターン付けが行わ
れ、そして、誘電体層23がエッチングされると、窓用の
基板部分が露出される。その後、前記のようにして金属
を被着させる。
当業者に明らかなように、反転金属パターン付けを最初
に行い、次に窓のパターン付けを行う。この順序は従来
の調心順序と逆であり、金属に対して自動調心された窓
を形成する。
前記の方法のバリエーションも可能である。例えば、複
数の誘電体層の使用の必要性を避けるために、単一の誘
電体層中へのエッチング深さを入念にコントロールする
こともできる。
マスク無しの窓は、最初のパターン付け工程の後に金属
を一面に被着させることにより形成できる。次いで、こ
の金属を再びエッチングし、広い開口部ではトレンチの
ネイルヘッド部分に金属の側壁39だけを残す。狭いラン
ナー40はシール、すなわち、金属が充填される。この構
造を第6図に示す。先の図面の説明で使用された符号と
同じ符号は同一の要素を示す。適当な堆積方法および後
エッチングの方法は当業者に自明である。側壁およびエ
ッチング停止層は、窓が底部の誘電体層中に開けられる
ので、マスクとして機能する。その後、金属を被着し、
そして、必要に応じて、再エッチングを行い、プレーナ
ー表面を残す。各相互接続毎に1段づつマスクレベルが
減少されるが、この実施例では自動調心ネイルヘッドが
必要である。
[発明の効果] 以上説明したように、本発明によれば、自動調心接点を
含む金属被覆(メタライゼーション)が容易に得られ
る。
【図面の簡単な説明】 第1図は本発明によるメタライゼーション用のレイアウ
トおよびリソグラフの平面図である。 第2図〜第5図は第1図におけるA−A線に沿った断面
図であり、 第2図は初期構造を示し、 第3図は金属パターンのエッチングを行った後の構造を
示し、 第4図は窓パターンをエッチングした後の構造を示し、 第5図は最終構造を示す。 第6図はマスク無し接点の実施例を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グラハム ダブリュ ヒルス アメリカ合衆国,18103ペンシルバニア, アレンタウン,フレクサー アベニュー 1101, (72)発明者 ジェン エル イェー アメリカ合衆国,18062ペンシルバニア, マカンジー,フレッシュ メドォウ ドラ イブ5634, (56)参考文献 特開 昭61−131548(JP,A) 特開 昭61−501483(JP,A) 特開 昭46−3025(JP,A) 特開 昭62−112353(JP,A) 特開 昭62−130543(JP,A) 特開 昭60−160653(JP,A) 特開 昭61−172350(JP,A)

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】半導体集積回路上に金属被覆(37)を形成
    する工程を含む半導体集積回路の製造方法において、前
    記金属被覆の形成工程は、 (a)基板上(21)に、第2誘電体層(23)と、第1誘
    電体層(27)と、エッチング停止層(29)と、を順番に
    被着する工程(図2)と、 (b)前記エッチング停止層(29)上に形成された第1
    レジスト(31)をパターン化し、前記エッチング停止層
    (29)と前記第1誘電体層(27)とに第1トレンチを形
    成する工程(図2,3)と、 (c)前記第1レジスト(31)を除去する工程と、 (d)前記第1トレンチを有するエッチング停止層(2
    9)上に形成された第2レジスト(35)をパターン化し
    て、前記第1トレンチの上に第1トレンチより大きな窓
    を形成し、前記第2誘電体層(23)をエッチングして第
    2トレンチを形成する工程(図4)と、 (e)前記第2レジスト(35)を除去する工程と、 (f)前記(d)工程により形成された第2トレンチに
    金属を充填して、金属被覆(37)を形成する工程(図
    5)と、 からなり、 前記(d)工程において、エッチング停止層(29)は、
    前記第1誘電体層(27)の下部部分(25,23)がエッチ
    ングされるのを防止することを特徴とする半導体集積回
    路の製造方法。
JP1085896A 1988-04-08 1989-04-06 半導体集積回路の製造方法 Expired - Lifetime JPH0779106B2 (ja)

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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL81849A0 (en) * 1987-03-10 1987-10-20 Zvi Orbach Integrated circuits and a method for manufacture thereof
US4977105A (en) * 1988-03-15 1990-12-11 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing interconnection structure in semiconductor device
JPH02192146A (ja) * 1989-01-20 1990-07-27 Toshiba Corp 半導体装置
US5198298A (en) * 1989-10-24 1993-03-30 Advanced Micro Devices, Inc. Etch stop layer using polymers
EP0425787A3 (en) * 1989-10-31 1993-04-14 International Business Machines Corporation Method for fabricating high circuit density, self-aligned metal lines to contact windows
JPH03196662A (ja) * 1989-12-26 1991-08-28 Nec Corp 半導体集積回路の配線構造およびその製造方法
US5022958A (en) * 1990-06-27 1991-06-11 At&T Bell Laboratories Method of etching for integrated circuits with planarized dielectric
FR2669466B1 (fr) * 1990-11-16 1997-11-07 Michel Haond Procede de gravure de couches de circuit integre a profondeur fixee et circuit integre correspondant.
US5169802A (en) * 1991-06-17 1992-12-08 Hewlett-Packard Company Internal bridging contact
US5233135A (en) * 1991-06-28 1993-08-03 Sgs-Thomson Microelectronics, Inc. Interconnect for integrated circuits
EP0523856A3 (en) 1991-06-28 1993-03-17 Sgs-Thomson Microelectronics, Inc. Method of via formation for multilevel interconnect integrated circuits
US5292686A (en) * 1991-08-21 1994-03-08 Triquint Semiconductor, Inc. Method of forming substrate vias in a GaAs wafer
DE69220559T2 (de) * 1991-12-18 1997-12-18 Sgs Thomson Microelectronics Verfahren zur Herstellung von Kontakten in Löchern in integrierten Schaltungen
US5880036A (en) * 1992-06-15 1999-03-09 Micron Technology, Inc. Method for enhancing oxide to nitride selectivity through the use of independent heat control
JP2934353B2 (ja) * 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5651855A (en) * 1992-07-28 1997-07-29 Micron Technology, Inc. Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
KR0121106B1 (ko) * 1994-02-15 1997-11-10 김주용 반도체 소자의 금속배선 형성방법
US5468342A (en) * 1994-04-28 1995-11-21 Cypress Semiconductor Corp. Method of etching an oxide layer
KR0138305B1 (ko) * 1994-11-30 1998-06-01 김광호 반도체소자 배선형성방법
US5736457A (en) * 1994-12-09 1998-04-07 Sematech Method of making a damascene metallization
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
JP3369817B2 (ja) * 1995-06-23 2003-01-20 三菱電機株式会社 半導体装置
US5539255A (en) * 1995-09-07 1996-07-23 International Business Machines Corporation Semiconductor structure having self-aligned interconnection metallization formed from a single layer of metal
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
US6077781A (en) 1995-11-21 2000-06-20 Applied Materials, Inc. Single step process for blanket-selective CVD aluminum deposition
US5846876A (en) * 1996-06-05 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit which uses a damascene process for producing staggered interconnect lines
US6285045B1 (en) * 1996-07-10 2001-09-04 Fujitsu Limited Semiconductor device with self-aligned contact and its manufacture
EP0912996B1 (en) * 1996-07-18 2002-01-02 Advanced Micro Devices, Inc. Integrated circuit which uses an etch stop for producing staggered interconnect lines
US5854515A (en) * 1996-07-23 1998-12-29 Advanced Micro Devices, Inc. Integrated circuit having conductors of enhanced cross-sectional area
JP3526376B2 (ja) 1996-08-21 2004-05-10 株式会社東芝 半導体装置及びその製造方法
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
US5847462A (en) * 1996-11-14 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit having conductors of enhanced cross-sectional area with etch stop barrier layer
US6913983B1 (en) 1997-07-18 2005-07-05 Infineon Technologies Ag Integrated circuit arrangement and method for the manufacture thereof
US5891799A (en) * 1997-08-18 1999-04-06 Industrial Technology Research Institute Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates
US6143640A (en) 1997-09-23 2000-11-07 International Business Machines Corporation Method of fabricating a stacked via in copper/polyimide beol
US6107191A (en) * 1997-11-07 2000-08-22 Lucent Technologies Inc. Method of creating an interconnect in a substrate and semiconductor device employing the same
US6054384A (en) * 1998-05-19 2000-04-25 Advanced Micro Devices, Inc. Use of hard masks during etching of openings in integrated circuits for high etch selectivity
JP4565678B2 (ja) * 1998-05-28 2010-10-20 株式会社ハイニックスセミコンダクター 半導体素子の多層配線構造の製造方法
US6303489B1 (en) * 1998-06-03 2001-10-16 Advanced Micro Devices, Inc. Spacer - defined dual damascene process method
US6221759B1 (en) * 1998-06-19 2001-04-24 Philips Electronics North America Corp. Method for forming aligned vias under trenches in a dual damascene process
US6319813B1 (en) 1998-07-06 2001-11-20 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry and integrated circuitry constructions
US6323118B1 (en) * 1998-07-13 2001-11-27 Taiwan Semiconductor For Manufacturing Company Borderless dual damascene contact
US6194128B1 (en) * 1998-09-17 2001-02-27 Taiwan Semiconductor Manufacturing Company Method of dual damascene etching
US6133140A (en) * 1998-10-02 2000-10-17 Advanced Micro Devices, Inc. Method of manufacturing dual damascene utilizing anisotropic and isotropic properties
US6252999B1 (en) 1998-12-23 2001-06-26 Aurora Systems, Inc. Planar reflective light valve backplane
US6277748B1 (en) * 1998-12-23 2001-08-21 Aurora Systems, Inc. Method for manufacturing a planar reflective light valve backplane
US6204187B1 (en) * 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
JP3943320B2 (ja) * 1999-10-27 2007-07-11 富士通株式会社 半導体装置及びその製造方法
US6703304B1 (en) * 2001-01-30 2004-03-09 Advanced Micro Devices, Inc. Dual damascene process using self-assembled monolayer and spacers
US6682988B1 (en) 2001-03-14 2004-01-27 Advanced Micro Devices, Inc. Growth of photoresist layer in photolithographic process
JP4707863B2 (ja) * 2001-04-17 2011-06-22 西松建設株式会社 地盤の自立性試験器及び地盤の自立性試験方法
US6835653B1 (en) * 2003-09-16 2004-12-28 Nanya Technology Corp. Method of forming adjacent holes on a semiconductor substrate
US8227339B2 (en) 2009-11-02 2012-07-24 International Business Machines Corporation Creation of vias and trenches with different depths
US10163690B2 (en) * 2016-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. 2-D interconnections for integrated circuits
EP3477717A1 (en) * 2017-10-25 2019-05-01 Crystalline Mirror Solutions GmbH Substrate-transferred single-crystal dielectrics for quantum integrated circuits

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4370405A (en) * 1981-03-30 1983-01-25 Hewlett-Packard Company Multilayer photoresist process utilizing an absorbant dye
JPS60160653A (ja) * 1984-02-01 1985-08-22 Hitachi Ltd 半導体装置の製造方法
JPS61131548A (ja) * 1984-11-30 1986-06-19 Mitsubishi Electric Corp 半導体装置
JPH079933B2 (ja) * 1985-01-28 1995-02-01 松下電器産業株式会社 半導体装置の製造方法
US4631806A (en) * 1985-05-22 1986-12-30 Gte Laboratories Incorporated Method of producing integrated circuit structures
US4605470A (en) * 1985-06-10 1986-08-12 Advanced Micro Devices, Inc. Method for interconnecting conducting layers of an integrated circuit device
JP2519217B2 (ja) * 1985-09-11 1996-07-31 テキサス インスツルメンツ インコ−ポレイテツド 相互接続導体を形成する方法
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
JPS62130543A (ja) * 1985-12-02 1987-06-12 Toshiba Corp 半導体装置の製造方法
US4689869A (en) * 1986-04-07 1987-09-01 International Business Machines Corporation Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length

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