JPH0782462B2 - スタンバイｒａｍ内多バイトデ−タの保護方式 - Google Patents
スタンバイｒａｍ内多バイトデ−タの保護方式Info
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- JPH0782462B2 JPH0782462B2 JP61190202A JP19020286A JPH0782462B2 JP H0782462 B2 JPH0782462 B2 JP H0782462B2 JP 61190202 A JP61190202 A JP 61190202A JP 19020286 A JP19020286 A JP 19020286A JP H0782462 B2 JPH0782462 B2 JP H0782462B2
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-
- Y02B60/1225—
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータのメイン電源のオン，
オフにかかわらず別系統電源から電源供給を受けて動作
するスタンバイRAMを有するマイクロコンピュータシス
テムにおいて、スタンバイRAMへ多バイトデータを書込
んでいる最中にメイン電源のオフによって書込み動作が
停止して多バイトデータが破壊されても、それを正常な
データに復元することができるスタンバイRAM内多バイ
トデータの保護方式に関する。
オフにかかわらず別系統電源から電源供給を受けて動作
するスタンバイRAMを有するマイクロコンピュータシス
テムにおいて、スタンバイRAMへ多バイトデータを書込
んでいる最中にメイン電源のオフによって書込み動作が
停止して多バイトデータが破壊されても、それを正常な
データに復元することができるスタンバイRAM内多バイ
トデータの保護方式に関する。
近年、マイクロコンピュータシステムを組込んだ電子機
器の開発が盛んに行なわれているが、その中でも、マイ
クロコンピュータのメイン電源のオン，オフにかかわら
ず別系統電源から供給される微小電流で動作するスタン
バイRAMを備えたマイクロコンピュータシステムを採用
する電子機器が増えている。
器の開発が盛んに行なわれているが、その中でも、マイ
クロコンピュータのメイン電源のオン，オフにかかわら
ず別系統電源から供給される微小電流で動作するスタン
バイRAMを備えたマイクロコンピュータシステムを採用
する電子機器が増えている。
このような電子機器として、自動車の内燃機関，変速装
置等を制御する自動車用電子制御機器がある。この機器
の場合、イグニッションスイッチ系統からメイン電源を
マイクロコンピュータシステムに供給し、自動車バッテ
リからイグニッションスイッチを介することなく取出し
た別系統電源を上記スタンバイRAMへ供給して、ドライ
バがイグニッションスイッチを切った後でもスタンバイ
RAMの内容が保持されるように構成されている。そし
て、上記スタンバイRAMには、その不揮発性を活かし
て、ディーラーでの診断に役立つ各種の異常モード情報
や、車両個々のバラツキを吸収するために学習した制御
量最適化の為の補正量等の重要なデータが格納されてい
る。
置等を制御する自動車用電子制御機器がある。この機器
の場合、イグニッションスイッチ系統からメイン電源を
マイクロコンピュータシステムに供給し、自動車バッテ
リからイグニッションスイッチを介することなく取出し
た別系統電源を上記スタンバイRAMへ供給して、ドライ
バがイグニッションスイッチを切った後でもスタンバイ
RAMの内容が保持されるように構成されている。そし
て、上記スタンバイRAMには、その不揮発性を活かし
て、ディーラーでの診断に役立つ各種の異常モード情報
や、車両個々のバラツキを吸収するために学習した制御
量最適化の為の補正量等の重要なデータが格納されてい
る。
従って、スタンバイRAMに格納された上記のような重要
なデータを破壊しないようにすることは、制御機器設計
上の重要事項の一つであり、その為のスタンバイRAM内
データ保護方式として、従来、次のような方式が提案乃
至実用化されている。
なデータを破壊しないようにすることは、制御機器設計
上の重要事項の一つであり、その為のスタンバイRAM内
データ保護方式として、従来、次のような方式が提案乃
至実用化されている。
従来方式１ イグニッションスイッチのオフ時つまりメイン電源のオ
フ時に、マイクロコンピュータのリセット信号をアクテ
ィブ（ACTIVE）にし、メイン電源低電圧時におけるマイ
クロコンピュータの不確定動作を防止し、主にプログラ
ムを暴走によるスタンバイRAM内データの破壊を防止す
る。
フ時に、マイクロコンピュータのリセット信号をアクテ
ィブ（ACTIVE）にし、メイン電源低電圧時におけるマイ
クロコンピュータの不確定動作を防止し、主にプログラ
ムを暴走によるスタンバイRAM内データの破壊を防止す
る。
従来方式２ マイクロコンピュータのリセット信号がアクティブにな
る直前に、外部割込み信号をハードウェア的に発生さ
せ、その割込みプログラムの中で、リセット信号がアク
ティブになるまでダミー命令を実行し、スタンバイRAM
への書込みを実行しないようにして、スタンバイRAM内
のデータの破壊を防止する。
る直前に、外部割込み信号をハードウェア的に発生さ
せ、その割込みプログラムの中で、リセット信号がアク
ティブになるまでダミー命令を実行し、スタンバイRAM
への書込みを実行しないようにして、スタンバイRAM内
のデータの破壊を防止する。
ところで、スタンバイRAM内データには、１バイトデー
タと、複数のバイトで一つの意味を持つ多バイトデータ
とがある。後者の多バイトデータ、例えば８ビットマイ
クロコンピュータにおける16ビットデータの場合、これ
をスタンバイRAMの連続する２バイトの領域に書込むと
きに２回のストア命令が実行されるが、その間にマイク
ロコンピュータの動作が停止すると、２バイトデータが
破壊されたことになる。
タと、複数のバイトで一つの意味を持つ多バイトデータ
とがある。後者の多バイトデータ、例えば８ビットマイ
クロコンピュータにおける16ビットデータの場合、これ
をスタンバイRAMの連続する２バイトの領域に書込むと
きに２回のストア命令が実行されるが、その間にマイク
ロコンピュータの動作が停止すると、２バイトデータが
破壊されたことになる。
例えば、スタンバイRAMのアドレスｎを上位バイト用，
アドレスｎ＋１を下位バイト用とする２バイトデータが
あり、更新前の上位バイトの値が「00000001」，下位バ
イトの値が「00000000」、つまり、10進数表示で「25
6」のデータが格納されていたとする。このデータを10
進数表示で「255」の値に書換えるには、上位バイトの
値を「00000000」に、下位バイトの値を「11111111」に
書換える為に、例えば、 STA ｎ ￥00 STA ｎ＋１ ￥FF の命令列が実行されるが、アドレスｎの領域の書込み直
後にイグニッションスイッチのオフによるリセットで書
込み動作が停止した場合、アドレスｎ＋１の値は元の
「00000000」のままになるので、アドレスｎとアドレス
ｎ＋１との２バイトで表現されるデータは10進数表示で
「000」となり、真値より「255」もずれてしまうことに
なる。
アドレスｎ＋１を下位バイト用とする２バイトデータが
あり、更新前の上位バイトの値が「00000001」，下位バ
イトの値が「00000000」、つまり、10進数表示で「25
6」のデータが格納されていたとする。このデータを10
進数表示で「255」の値に書換えるには、上位バイトの
値を「00000000」に、下位バイトの値を「11111111」に
書換える為に、例えば、 STA ｎ ￥00 STA ｎ＋１ ￥FF の命令列が実行されるが、アドレスｎの領域の書込み直
後にイグニッションスイッチのオフによるリセットで書
込み動作が停止した場合、アドレスｎ＋１の値は元の
「00000000」のままになるので、アドレスｎとアドレス
ｎ＋１との２バイトで表現されるデータは10進数表示で
「000」となり、真値より「255」もずれてしまうことに
なる。
前述した従来方式1,2は、スタンバイRAM内の１バイトデ
ータについては、破壊を防止することは可能であるが、
上述したような多バイトデータについては、その破壊を
防止することはできず且つ正常な値に復元することもで
きない。
ータについては、破壊を防止することは可能であるが、
上述したような多バイトデータについては、その破壊を
防止することはできず且つ正常な値に復元することもで
きない。
本発明はこのような事情に鑑みて為されたもので、その
目的は、スタンバイRAM内の多バイトデータ書込み中に
メイン電源のオフによって書込み動作が中断されても、
その多バイトデータを正常な値に復元することができる
スタンバイRAM内多バイトデータ保護方式を提供するこ
とにある。
目的は、スタンバイRAM内の多バイトデータ書込み中に
メイン電源のオフによって書込み動作が中断されても、
その多バイトデータを正常な値に復元することができる
スタンバイRAM内多バイトデータ保護方式を提供するこ
とにある。
本発明は上記目的を達成するために、メイン電源のオ
ン，オフにかかわらず別系統電源から電源供給を受けて
動作し、データバス，アドレスバス，リード／ライト信
号線を介して演算処理装置に接続されたスタンバイRAM
を有するマイクロコンピュータシステムにおいて、 前記別系統電源で動作し、前記演算処理装置が前記メイ
ン電源のオフによって動作を停止する直前のアドレスバ
ス上のアドレスを保持するアドレス保持手段と、 前記別系統電源で動作し、前記演算処理装置が前記メイ
ン電源のオフによって動作を停止する直前の前記リード
／ライト信号線上の信号を保持するリード／ライト信号
保持手段と、 前記別系統電源で動作し、前記演算処理装置が前記メイ
ン電源のオフによって動作を停止する直前に書込もうと
していた多バイトデータの全バイトを保持するデータ保
持手段とを備え、 前記演算処理装置は、前記メイン電源のオン時に、前記
リード／ライト信号保持手段にライト信号が保持され且
つ前記アドレス保持手段に保持されたアドレスが多バイ
トデータ格納アドレスに該当するという条件の成立を判
別し、該条件が成立したときは、前記スタンバイRAM内
の対応する多バイトデータを前記データ格納手段に格納
された多バイトデータに一致させる処理を行なうように
構成されている。
ン，オフにかかわらず別系統電源から電源供給を受けて
動作し、データバス，アドレスバス，リード／ライト信
号線を介して演算処理装置に接続されたスタンバイRAM
を有するマイクロコンピュータシステムにおいて、 前記別系統電源で動作し、前記演算処理装置が前記メイ
ン電源のオフによって動作を停止する直前のアドレスバ
ス上のアドレスを保持するアドレス保持手段と、 前記別系統電源で動作し、前記演算処理装置が前記メイ
ン電源のオフによって動作を停止する直前の前記リード
／ライト信号線上の信号を保持するリード／ライト信号
保持手段と、 前記別系統電源で動作し、前記演算処理装置が前記メイ
ン電源のオフによって動作を停止する直前に書込もうと
していた多バイトデータの全バイトを保持するデータ保
持手段とを備え、 前記演算処理装置は、前記メイン電源のオン時に、前記
リード／ライト信号保持手段にライト信号が保持され且
つ前記アドレス保持手段に保持されたアドレスが多バイ
トデータ格納アドレスに該当するという条件の成立を判
別し、該条件が成立したときは、前記スタンバイRAM内
の対応する多バイトデータを前記データ格納手段に格納
された多バイトデータに一致させる処理を行なうように
構成されている。
演算処理装置がスタンバイRAM内に多バイトデータを書
込んでいる最中にメイン電源がオフされ、スタンバイRA
M内のその多バイトデータが破壊された場合、リード／
ライト信号保持手段にライト信号が保持され且つアドレ
ス保持手段に多バイトデータ格納アドレスに該当するア
ドレスが保持されることから、演算処理装置は、次のメ
イン電源のオン時に、多バイトデータの書込み中に動作
が停止したことを知り、対応するスタンバイRAM内の多
バイトデータがデータ保持手段に保持された多バイトデ
ータに一致するような処理を行なって多バイトデータを
復元する。
込んでいる最中にメイン電源がオフされ、スタンバイRA
M内のその多バイトデータが破壊された場合、リード／
ライト信号保持手段にライト信号が保持され且つアドレ
ス保持手段に多バイトデータ格納アドレスに該当するア
ドレスが保持されることから、演算処理装置は、次のメ
イン電源のオン時に、多バイトデータの書込み中に動作
が停止したことを知り、対応するスタンバイRAM内の多
バイトデータがデータ保持手段に保持された多バイトデ
ータに一致するような処理を行なって多バイトデータを
復元する。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例のブロック図であり、多バイト
データが２バイトデータのみからなる車載用マイクロコ
ンピュータシステムに本発明を適用した例を示し、１は
マイクロコンピュータ、２は自動車バッテリ、３はイグ
ニッションスイッチ、４はメイン電源供給用の定電圧回
路、５はスタンバイ電源供給用の定電圧回路、６はリセ
ット信号発生回路、７はクロック発生回路である。
データが２バイトデータのみからなる車載用マイクロコ
ンピュータシステムに本発明を適用した例を示し、１は
マイクロコンピュータ、２は自動車バッテリ、３はイグ
ニッションスイッチ、４はメイン電源供給用の定電圧回
路、５はスタンバイ電源供給用の定電圧回路、６はリセ
ット信号発生回路、７はクロック発生回路である。
マイクロコンピュータ１は、演算処理装置（MPU）10
と、ROM11と、RAM12と、スタンバイRAM13と、入出力ポ
ート（I/Oポート）14と、ゲート制御回路15と、第１デ
ータレジスタ16と、第２データレジスタ17と、アドレス
ラッチ回路18と、リード／ライト信号ラッチ回路19と、
ゲート回路（Ｇ）20〜23,30,31と、ラッチ信号発生回路
24と、クロック制御回路32とを含み、MPU10と周辺回路
とは必要に応じてMPU10のデータバスDB,アドレスバスAB
およびリード信号線，ライト信号線を含むコントロール
バスCBで相互に接続されている。
と、ROM11と、RAM12と、スタンバイRAM13と、入出力ポ
ート（I/Oポート）14と、ゲート制御回路15と、第１デ
ータレジスタ16と、第２データレジスタ17と、アドレス
ラッチ回路18と、リード／ライト信号ラッチ回路19と、
ゲート回路（Ｇ）20〜23,30,31と、ラッチ信号発生回路
24と、クロック制御回路32とを含み、MPU10と周辺回路
とは必要に応じてMPU10のデータバスDB,アドレスバスAB
およびリード信号線，ライト信号線を含むコントロール
バスCBで相互に接続されている。
イグニッションスイッチ３のオンで起動される定電圧回
路４の出力電圧Vccは、リセット信号発生回路6,クロッ
ク発生回路７およびマイクロコンピュータ１のメイン電
源供給端子25に加えられ、リセット信号発生回路６は出
力電圧Vccのオン時およびオフ時にリセット信号Ｒを発
生してマイクロコンピュータ１のリセット端子26に加え
る。メイン電源供給端子25に加わる電圧Vccは、MPU10,R
OM11,RAM12,I/Oポート14,ゲート制御回路15等に供給さ
れ、リセット端子26に加わるリセット信号はラッチ信号
発生回路24およびMPU10等に供給される。また、クロッ
ク発生回路７で発生されるクロックはマイクロコンピュ
ータ１のクロック端子27に入力され、内部のクロック制
御回路32でシステムクロックФが生成されてラッチ信号
発生回路24およびマイクロコンピュータ１内の各部に供
給される。
路４の出力電圧Vccは、リセット信号発生回路6,クロッ
ク発生回路７およびマイクロコンピュータ１のメイン電
源供給端子25に加えられ、リセット信号発生回路６は出
力電圧Vccのオン時およびオフ時にリセット信号Ｒを発
生してマイクロコンピュータ１のリセット端子26に加え
る。メイン電源供給端子25に加わる電圧Vccは、MPU10,R
OM11,RAM12,I/Oポート14,ゲート制御回路15等に供給さ
れ、リセット端子26に加わるリセット信号はラッチ信号
発生回路24およびMPU10等に供給される。また、クロッ
ク発生回路７で発生されるクロックはマイクロコンピュ
ータ１のクロック端子27に入力され、内部のクロック制
御回路32でシステムクロックФが生成されてラッチ信号
発生回路24およびマイクロコンピュータ１内の各部に供
給される。
定電圧回路５は自動車バッテリ２に直結されている為、
イグニッションスイッチ３のオン，オフにかかわらず動
作し、スタンバイ電圧Vsをマイクロコンピュータ１のス
タンバイ電圧端子28に加える。この端子28に加わるスタ
ンバイ電圧Vsは、スタンバイRAM13,第１データレジスタ
16,第２データレジスタ17,アドレスラッチ回路18,リー
ド／ライト信号ラッチ回路19に供給される。
イグニッションスイッチ３のオン，オフにかかわらず動
作し、スタンバイ電圧Vsをマイクロコンピュータ１のス
タンバイ電圧端子28に加える。この端子28に加わるスタ
ンバイ電圧Vsは、スタンバイRAM13,第１データレジスタ
16,第２データレジスタ17,アドレスラッチ回路18,リー
ド／ライト信号ラッチ回路19に供給される。
マイクロコンピュータ１内のゲート制御回路15は、アド
レスバスAB上のアドレスをデコードし、ゲート回路20〜
23,30,31の開閉制御を行なうものである。
レスバスAB上のアドレスをデコードし、ゲート回路20〜
23,30,31の開閉制御を行なうものである。
また、マイクロコンピュータ１内の第1,第２データレジ
スタ16,17は、MPU10がスタンバイRAM13内の２バイトデ
ータを書換える際に、予め書換えようとする２バイトデ
ータの上位バイト，下位バイトを格納しておく為のレジ
スタであり、スタンバイ電圧Vsで動作することから、そ
の内容はイグニッションスイッチ３のオフ中にも保持さ
れる。第1,第２データレジスタ16,17への書込みは、ア
ドレスバスABに第1,第２データレジスタ16,17対応のア
ドレスを送出してゲート制御回路15によってゲート回路
20,21を開くと共にゲート回路30,31を開き、且つコント
ロールバスCBのリード／ライト信号線をライト状態にす
ることが行なわれる。また、第1,第２データレジスタ1
6,17の内容はMPUから読取り可能であり、前述と同様に
してゲート回路20,21,30,31を開き、コントロールバスC
Bのリード／ライト信号線をリード状態にすることが行
なわれる。
スタ16,17は、MPU10がスタンバイRAM13内の２バイトデ
ータを書換える際に、予め書換えようとする２バイトデ
ータの上位バイト，下位バイトを格納しておく為のレジ
スタであり、スタンバイ電圧Vsで動作することから、そ
の内容はイグニッションスイッチ３のオフ中にも保持さ
れる。第1,第２データレジスタ16,17への書込みは、ア
ドレスバスABに第1,第２データレジスタ16,17対応のア
ドレスを送出してゲート制御回路15によってゲート回路
20,21を開くと共にゲート回路30,31を開き、且つコント
ロールバスCBのリード／ライト信号線をライト状態にす
ることが行なわれる。また、第1,第２データレジスタ1
6,17の内容はMPUから読取り可能であり、前述と同様に
してゲート回路20,21,30,31を開き、コントロールバスC
Bのリード／ライト信号線をリード状態にすることが行
なわれる。
ラッチ信号発生回路24は、リセット端子26に加わるリセ
ット信号がローアクティブになった後の最初のシステム
ロックФの立下がりで、例えば“0"となるラッチ信号Ｌ
を発生するもので、そのラッチ信号Ｌはアドレスラッチ
回路18,リード／ライト信号ラッチ回路19に与えられ
る。
ット信号がローアクティブになった後の最初のシステム
ロックФの立下がりで、例えば“0"となるラッチ信号Ｌ
を発生するもので、そのラッチ信号Ｌはアドレスラッチ
回路18,リード／ライト信号ラッチ回路19に与えられ
る。
アドレスラッチ回路18は、アドレスバスABの内容をラッ
チ信号Ｌのタイミングでラッチするものであり、リード
／ライト信号ラッチ回路19はコントロールバスCBのリー
ド／ライト信号線の状態をラッチ信号Ｌのタイミングで
ラッチするものである。いずれもスタンバイ電圧Vsで動
作することから、イグニッションスイッチ３のオフ中に
もその内容は保持される。アドレスラッチ回路18にラッ
チされたアドレスおよびリード／ライト信号ラッチ回路
19に保持された状態は、MPU10のアドレスバスABにそれ
ぞれアドレスラッチ回路18,リード／ライト信号ラッチ
回路19に対応するアドレスを送出してゲート制御回路15
によってゲート回路22,23を開くことで、MPU10からデー
タバスDBを介して読取り可能になっている。
チ信号Ｌのタイミングでラッチするものであり、リード
／ライト信号ラッチ回路19はコントロールバスCBのリー
ド／ライト信号線の状態をラッチ信号Ｌのタイミングで
ラッチするものである。いずれもスタンバイ電圧Vsで動
作することから、イグニッションスイッチ３のオフ中に
もその内容は保持される。アドレスラッチ回路18にラッ
チされたアドレスおよびリード／ライト信号ラッチ回路
19に保持された状態は、MPU10のアドレスバスABにそれ
ぞれアドレスラッチ回路18,リード／ライト信号ラッチ
回路19に対応するアドレスを送出してゲート制御回路15
によってゲート回路22,23を開くことで、MPU10からデー
タバスDBを介して読取り可能になっている。
第２図はスタンバイRAM13内のデータ配置例を示す図で
あり、スタンバイRAM13に割当てられたアドレス空間の
うちC000〜C00Fまでの16バイトを合計８個の２バイトデ
ータ格納域に割当て、他を１バイトデータ格納域に割当
てた例を示す。また、各２バイトデータ内の上位バイト
は最下位ビットが偶数のアドレスに格納され、その下位
バイトは最下位ビットが奇数のアドレスに格納されてい
る。
あり、スタンバイRAM13に割当てられたアドレス空間の
うちC000〜C00Fまでの16バイトを合計８個の２バイトデ
ータ格納域に割当て、他を１バイトデータ格納域に割当
てた例を示す。また、各２バイトデータ内の上位バイト
は最下位ビットが偶数のアドレスに格納され、その下位
バイトは最下位ビットが奇数のアドレスに格納されてい
る。
第３図はMPU10がROM11に格納されたプログラムに従って
スタンバイRAM13内の２バイトデータを更新する際の処
理例を示し、第４図はイグニッションスイッチ３のオン
によって起動された直後に行なう処理例を示す。以下、
各図を参照して本実施例の動作を説明する。
スタンバイRAM13内の２バイトデータを更新する際の処
理例を示し、第４図はイグニッションスイッチ３のオン
によって起動された直後に行なう処理例を示す。以下、
各図を参照して本実施例の動作を説明する。
MPU10は、ROM11に格納された各種のプログラムに従い、
公知のようにマイクロコンピュータ１の入出力端子29に
加わる信号をI/Oポート14を介して読込み、それに従っ
て各種の演算を実行し、演算して得た各種制御信号をI/
Oポート14を介して外部に出力している。
公知のようにマイクロコンピュータ１の入出力端子29に
加わる信号をI/Oポート14を介して読込み、それに従っ
て各種の演算を実行し、演算して得た各種制御信号をI/
Oポート14を介して外部に出力している。
そのような処理過程において、スタンバイRAM13内の２
バイトデータの更新が必要になると、従来は、その２バ
イトデータの各バイトを直ちにスタンバイRAM13に書込
むようにしていたが、本実施例では、スタンバイRAM13
に書込む前に、先ず書込もうとする２バイトデータを第
1,第２データレジスタ16,17に格納する。これは、第３
図に示すようにして行なわれる。即ち、MPU10は、スタ
ンバイRAM13の更新アドレスが前述の例ではC000〜C00F
に該当するときは、２バイトデータの更新であると判別
し（S1）、書込もうとする２バイトデータの上位バイト
をデータバスDB,ゲート回路20を介して第１データレジ
スタ16に書込み（S2）、次いで下位バイトをデータバス
DB,ゲート回路21を介して第２データレジスタ17に書込
む（S3）。そして、従来のようにスタンバイRAM13の対
応する２バイトデータの書換えを行なう（S4）。
バイトデータの更新が必要になると、従来は、その２バ
イトデータの各バイトを直ちにスタンバイRAM13に書込
むようにしていたが、本実施例では、スタンバイRAM13
に書込む前に、先ず書込もうとする２バイトデータを第
1,第２データレジスタ16,17に格納する。これは、第３
図に示すようにして行なわれる。即ち、MPU10は、スタ
ンバイRAM13の更新アドレスが前述の例ではC000〜C00F
に該当するときは、２バイトデータの更新であると判別
し（S1）、書込もうとする２バイトデータの上位バイト
をデータバスDB,ゲート回路20を介して第１データレジ
スタ16に書込み（S2）、次いで下位バイトをデータバス
DB,ゲート回路21を介して第２データレジスタ17に書込
む（S3）。そして、従来のようにスタンバイRAM13の対
応する２バイトデータの書換えを行なう（S4）。
上記２バイトデータの書換えは、例えば先ず上位バイト
の書換えを行ない、次に下位バイトの書換えを行なうよ
うに１バイトずつ行なわれる。従って、その途中にイグ
ニッションスイッチ３のオフに起因してMPU10の動作が
停止されると前述したように２バイトデータの破壊が生
じることになる。
の書換えを行ない、次に下位バイトの書換えを行なうよ
うに１バイトずつ行なわれる。従って、その途中にイグ
ニッションスイッチ３のオフに起因してMPU10の動作が
停止されると前述したように２バイトデータの破壊が生
じることになる。
第５図は、スタンバイRAM13のアドレスC000,C001に格納
された第１の２バイトデータの書換え中に、イグニッシ
ョンスイッチ３のオフに起因するリセットがマイクロコ
ンピュータ１にかけられた際の各部の様子を示すタイミ
ングチャートである。
された第１の２バイトデータの書換え中に、イグニッシ
ョンスイッチ３のオフに起因するリセットがマイクロコ
ンピュータ１にかけられた際の各部の様子を示すタイミ
ングチャートである。
イグニッションスイッチ３がオフされると、リセット信
号発生回路６から出力されているリセット信号Ｒは所定
時間後に“0"になり、MPU10は１マシンサイクル中の実
行中であれば、そのマシンサイクルを完了して動作を停
止する。従って、第５図に示すようにそのマシンサイク
ルが２バイトデータの上記バイトの書換えサイクルであ
れば、上記バイトの書換え後に動作を停止し、下位バイ
トの書換えは実行されない。
号発生回路６から出力されているリセット信号Ｒは所定
時間後に“0"になり、MPU10は１マシンサイクル中の実
行中であれば、そのマシンサイクルを完了して動作を停
止する。従って、第５図に示すようにそのマシンサイク
ルが２バイトデータの上記バイトの書換えサイクルであ
れば、上記バイトの書換え後に動作を停止し、下位バイ
トの書換えは実行されない。
他方、リセット信号Ｒが“0"になると、ラッチ信号発生
回路24から出力されているラッチ信号Ｌは、次のクロッ
クの立下がりで“0"となり、このタイミングでアドレス
ラッチ回路18,リード／ライト信号ラッチ回路19がラッ
チ動作を行なう。この為、アドレスラッチ回路18には、
そのときアドレスバスABに出力されているアドレスC000
がラッチされ、リード／ライト信号ラッチ回路19には、
ライト状態がラッチされ、MPU10の動作停止後も保持さ
れることになる。また、前述したように、MPU10は書換
えようとするアドレスC000,C001の２バイトデータの上
位バイトを第１データレジスタ16に、下位バイトを第２
データレジスタ17に書込んでいるので、その２バイトデ
ータもMPU10の動作停止後も保持されることになる。
回路24から出力されているラッチ信号Ｌは、次のクロッ
クの立下がりで“0"となり、このタイミングでアドレス
ラッチ回路18,リード／ライト信号ラッチ回路19がラッ
チ動作を行なう。この為、アドレスラッチ回路18には、
そのときアドレスバスABに出力されているアドレスC000
がラッチされ、リード／ライト信号ラッチ回路19には、
ライト状態がラッチされ、MPU10の動作停止後も保持さ
れることになる。また、前述したように、MPU10は書換
えようとするアドレスC000,C001の２バイトデータの上
位バイトを第１データレジスタ16に、下位バイトを第２
データレジスタ17に書込んでいるので、その２バイトデ
ータもMPU10の動作停止後も保持されることになる。
その後、イグニッションスイッチ３がオンされると、MP
U10はその初期処理において第４図の処理を実行する。
先ずゲート回路23を介してリード／ラッチ信号ラッチ回
路19の内容を読込み（S10）、それがライト状態である
か否かを判別する（S11）。ライト状態でなければ次の
処理へ移行するが、ライト状態であれば、ゲート回路22
を介してアドレスラッチ回路18の内容を読取る（S1
2）。そして、この読込んだアドレスがスタンバイRAM13
内の２バイトデータ領域に相当するか否かを判別し（S1
3）、その領域以外であれば次の処理へ進むが、２バイ
トデータ領域であれば、スタンバイRAM13内の対応する
２バイトデータを、第1,第２データレジスタ16,17に格
納された２バイトデータに一致させる処理を実行する
（S14〜S18）。
U10はその初期処理において第４図の処理を実行する。
先ずゲート回路23を介してリード／ラッチ信号ラッチ回
路19の内容を読込み（S10）、それがライト状態である
か否かを判別する（S11）。ライト状態でなければ次の
処理へ移行するが、ライト状態であれば、ゲート回路22
を介してアドレスラッチ回路18の内容を読取る（S1
2）。そして、この読込んだアドレスがスタンバイRAM13
内の２バイトデータ領域に相当するか否かを判別し（S1
3）、その領域以外であれば次の処理へ進むが、２バイ
トデータ領域であれば、スタンバイRAM13内の対応する
２バイトデータを、第1,第２データレジスタ16,17に格
納された２バイトデータに一致させる処理を実行する
（S14〜S18）。
第５図に示したタイミングチャートの場合、リード／ラ
イト信号ラッチ回路19にはライト状態が保持され、アド
レスラッチ回路18には第１の２バイトデータの上位バイ
トのアドレスC000が格納されているので、MPU10はステ
ップS14〜S18を実行することになる。
イト信号ラッチ回路19にはライト状態が保持され、アド
レスラッチ回路18には第１の２バイトデータの上位バイ
トのアドレスC000が格納されているので、MPU10はステ
ップS14〜S18を実行することになる。
さて、スタンバイRAM13内の対応する２バイトデータ
を、第1,第２データレジスタ16,17に格納された２バイ
トデータに一致させる処理としては各種の処理が考えら
れ、本発明ではその方法まで限定するものではないが、
第４図にはその一例として、２バイトデータの書換え中
に動作が停止した場合、無条件に第1,第２データレジス
タ16,17の内容を対応するスタンバイRAM13のアドレスに
書込む方法を採用している。また、第1,第２データレジ
スタ16,17の書込み先アドレスを知る方法として、アド
レスラッチ回路18に格納されたアドレスと、その最下位
ビットが偶数か奇数かの条件で決定している。即ち、前
述したように２バイトデータの上位バイトは最下位ビッ
トが偶数のアドレスに格納され、下位バイトは奇数のア
ドレスに格納されるので、MPU10はアドレスラッチ回路1
8にラッチされた最下位ビットが偶数のときは、第１デ
ータレジスタ16の内容をそのラッチアドレスに相当する
スタンバイRAM13の領域に書込んだ後、第２データレジ
スタ17の内容をラッチアドレス＋１に相当するスタンバ
イRAM13の領域に書込み（S14〜S16）、反対にアドレス
ラッチ回路18にラッチされた最下位ビットが奇数のとき
は、第１データレジスタ16の内容をそのラッチアドレス
−１に相当するスタンバイRAM13の領域に書込んだ後、
第２データレジスタ17の内容をラッチアドレスに相当す
るスタンバイRAM13の領域に書込む（S14,S17,S18）。従
って、第５図に示したタイミングチャートの場合、アド
レスラッチ回路18にはC000のアドレスがラッチされ、そ
の最下位ビットは偶数であるから、第１データレジスタ
16の内容がスタンバイRAM13のC000の領域に格納され、
第２データレジスタ17の内容がスタンバイRAM13のC001
の領域に格納され、未格納のまま停止したアドレスC001
の内容が真値に復元される。
を、第1,第２データレジスタ16,17に格納された２バイ
トデータに一致させる処理としては各種の処理が考えら
れ、本発明ではその方法まで限定するものではないが、
第４図にはその一例として、２バイトデータの書換え中
に動作が停止した場合、無条件に第1,第２データレジス
タ16,17の内容を対応するスタンバイRAM13のアドレスに
書込む方法を採用している。また、第1,第２データレジ
スタ16,17の書込み先アドレスを知る方法として、アド
レスラッチ回路18に格納されたアドレスと、その最下位
ビットが偶数か奇数かの条件で決定している。即ち、前
述したように２バイトデータの上位バイトは最下位ビッ
トが偶数のアドレスに格納され、下位バイトは奇数のア
ドレスに格納されるので、MPU10はアドレスラッチ回路1
8にラッチされた最下位ビットが偶数のときは、第１デ
ータレジスタ16の内容をそのラッチアドレスに相当する
スタンバイRAM13の領域に書込んだ後、第２データレジ
スタ17の内容をラッチアドレス＋１に相当するスタンバ
イRAM13の領域に書込み（S14〜S16）、反対にアドレス
ラッチ回路18にラッチされた最下位ビットが奇数のとき
は、第１データレジスタ16の内容をそのラッチアドレス
−１に相当するスタンバイRAM13の領域に書込んだ後、
第２データレジスタ17の内容をラッチアドレスに相当す
るスタンバイRAM13の領域に書込む（S14,S17,S18）。従
って、第５図に示したタイミングチャートの場合、アド
レスラッチ回路18にはC000のアドレスがラッチされ、そ
の最下位ビットは偶数であるから、第１データレジスタ
16の内容がスタンバイRAM13のC000の領域に格納され、
第２データレジスタ17の内容がスタンバイRAM13のC001
の領域に格納され、未格納のまま停止したアドレスC001
の内容が真値に復元される。
なお、第４図の処理では、第1,第２データレジスタ16,1
7の内容と、対応するスタンバイRAM13の内容とを照合す
ることなく、第1,第２データレジスタ16,17の内容を書
込むようにしたが、両者の内容が一致するかしないかを
照合し、不一致のときにのみ一致しないバイトのみ或い
は両バイトを書込むようにしても良い。
7の内容と、対応するスタンバイRAM13の内容とを照合す
ることなく、第1,第２データレジスタ16,17の内容を書
込むようにしたが、両者の内容が一致するかしないかを
照合し、不一致のときにのみ一致しないバイトのみ或い
は両バイトを書込むようにしても良い。
第６図はアドレスラッチ回路18の実施例の回路であり、
スタンバイ電圧Vsで動作するアドレスバスのビット数に
相当する16個のフリップフロップで構成した例を示す。
各フリップフロップ60のクロック端子CLKにはラッチ信
号Ｌが入力され、データ入力端子ＤにはアドレスバスAB
の対応するビット線A0〜A15の信号が入力され、出力端
子Ｑから各ビットのラッチ信号A0′〜A15′が取出され
る。
スタンバイ電圧Vsで動作するアドレスバスのビット数に
相当する16個のフリップフロップで構成した例を示す。
各フリップフロップ60のクロック端子CLKにはラッチ信
号Ｌが入力され、データ入力端子ＤにはアドレスバスAB
の対応するビット線A0〜A15の信号が入力され、出力端
子Ｑから各ビットのラッチ信号A0′〜A15′が取出され
る。
第７図はリード／ライト信号ラッチ回路19の実施例の回
路図であり、スタンバイ電圧Vsで動作する１個のフリッ
プフロップ70を使用し、そのクロック端子CLKにラッチ
信号Ｌを入力し、データ入力端子Ｄにコントロールバス
CBのリード／ラッチ信号線の状態（R/W）を入力し、出
力端子Ｑからラッチ信号R/W′を取出すようにしたもの
である。
路図であり、スタンバイ電圧Vsで動作する１個のフリッ
プフロップ70を使用し、そのクロック端子CLKにラッチ
信号Ｌを入力し、データ入力端子Ｄにコントロールバス
CBのリード／ラッチ信号線の状態（R/W）を入力し、出
力端子Ｑからラッチ信号R/W′を取出すようにしたもの
である。
第８図は第１データレジスタ16の実施例の回路図であ
り、第２データレジスタ17も同様の構成とすることがで
きる。この実施例のデータレジスタは、スタンバイ電圧
Vsで動作する８個のフリップフロップ80を使用し、その
クロック端子CLKに第５図に示すシステムクロックФと
ゲート回路30からのリード／ライト信号R/W30との論理
和をとるゲート回路81の出力を入力し、ゲート回路20の
出力中の各データビット線D0〜D7をデータ入力端子Ｄに
入力し、出力端子Ｑをドライバ82を介してデータビット
線D0〜D7に接続したものである。ドライバ82はリード／
ライト信号R/W30がリードのときオフ状態となり、ライ
トのときオン状態となる。なお、MPUがその動作を停止
する直前に書込もうとしていた２バイトデータの全バイ
トを保持するデータ保持手段の別の実施例としては、MP
U10がメイン電源で動作する別のレジスタにこれから書
込もうとする２バイトデータを書込み、その内容を、ス
タンバイ電圧Vsで動作する別のレジスタにラッチ信号の
タイミングでラッチする構成が考えられる。
り、第２データレジスタ17も同様の構成とすることがで
きる。この実施例のデータレジスタは、スタンバイ電圧
Vsで動作する８個のフリップフロップ80を使用し、その
クロック端子CLKに第５図に示すシステムクロックФと
ゲート回路30からのリード／ライト信号R/W30との論理
和をとるゲート回路81の出力を入力し、ゲート回路20の
出力中の各データビット線D0〜D7をデータ入力端子Ｄに
入力し、出力端子Ｑをドライバ82を介してデータビット
線D0〜D7に接続したものである。ドライバ82はリード／
ライト信号R/W30がリードのときオフ状態となり、ライ
トのときオン状態となる。なお、MPUがその動作を停止
する直前に書込もうとしていた２バイトデータの全バイ
トを保持するデータ保持手段の別の実施例としては、MP
U10がメイン電源で動作する別のレジスタにこれから書
込もうとする２バイトデータを書込み、その内容を、ス
タンバイ電圧Vsで動作する別のレジスタにラッチ信号の
タイミングでラッチする構成が考えられる。
第９図はラッチ信号発生回路24の実施例の回路図であ
り、一つのフリップフロップ90を使用し、そのクロック
端子CLKにインバータ91を介して第５図のシステムクロ
ックФを入力し、データ入力端子Ｄにリセット信号Ｒを
入力し、出力端子Ｑからインバータ92を介してラッチ信
号を取出すようにしたものである。
り、一つのフリップフロップ90を使用し、そのクロック
端子CLKにインバータ91を介して第５図のシステムクロ
ックФを入力し、データ入力端子Ｄにリセット信号Ｒを
入力し、出力端子Ｑからインバータ92を介してラッチ信
号を取出すようにしたものである。
以上本発明の一実施例について説明したが、本発明は以
上の実施例にのみ限定されずその他各種の付加変更が可
能であり、２バイトデータ以外の多バイトデータ例えば
３バイトデータ,4バイトデータ等に対しても適用可能で
ある。
上の実施例にのみ限定されずその他各種の付加変更が可
能であり、２バイトデータ以外の多バイトデータ例えば
３バイトデータ,4バイトデータ等に対しても適用可能で
ある。
以上説明したように、本発明は、演算処理装置がメイン
電源のオフによって動作を停止する直前に、どのような
動作を行なっていたかをデータ保持手段，アドレス保持
手段，リード／ライト信号保持手段に保持させておき、
メイン電源のオン時にそれらの保持内容から多バイトデ
ータの書込み中に動作が停止したことを判別すると、対
応するスタンバイRAM内の多バイトデータをデータ保持
手段に保持された多バイトデータに一致させる処理を行
なうものであり、たとえスタンバイRAM内の多バイトデ
ータが破壊されていても、それを真値に復元することが
可能となる。
電源のオフによって動作を停止する直前に、どのような
動作を行なっていたかをデータ保持手段，アドレス保持
手段，リード／ライト信号保持手段に保持させておき、
メイン電源のオン時にそれらの保持内容から多バイトデ
ータの書込み中に動作が停止したことを判別すると、対
応するスタンバイRAM内の多バイトデータをデータ保持
手段に保持された多バイトデータに一致させる処理を行
なうものであり、たとえスタンバイRAM内の多バイトデ
ータが破壊されていても、それを真値に復元することが
可能となる。
第１図は本発明の実施例のブロック図、 第２図はスタンバイRAM13内のデータ配置例を示す図、 第３図はMPU10がスタンバイRAM13内の２バイトデータを
更新する際の処理例を示す流れ図、 第４図はイグニッションスイッチ３のオンによって起動
された直後にMPU10が行なう処理例の流れ図、 第５図はスタンバイRAM13内の２バイトデータの書換え
中にイグニッションスイッチ３のオフに起因するリセッ
トがマイクロコンピュータ１にかけられた際の各部の状
態を示すタイミングチャート、 第６図はアドレスラッチ回路18の実施例の回路図、 第７図はリード／ライト信号ラッチ回路19の実施例の回
路図、 第８図は第１データレジスタ16の実施例の回路図およ
び、 第９図はラッチ信号発生回路24の実施例の回路図であ
る。 図において、１……マイクロコンピュータ、２……自動
車バッテリ、３……イグニッションスイッチ、４……メ
イン電源用の定電圧回路、５……スタンバイ電源用の定
電圧回路、６……リセット信号発生回路、７……クロッ
ク発生回路、10……演算処理装置（MPU）、11……ROM、
12……RAM、13……スタンバイRAM、14……入出力ポート
（I/Oポート）、15……ゲート制御回路、16……第１デ
ータレジスタ、17……第２データレジスタ、18……アド
レスラッチ回路、19……リード／ライト信号ラッチ回
路、20〜23,30,31……ゲート回路、24……ラッチ信号発
生回路。
更新する際の処理例を示す流れ図、 第４図はイグニッションスイッチ３のオンによって起動
された直後にMPU10が行なう処理例の流れ図、 第５図はスタンバイRAM13内の２バイトデータの書換え
中にイグニッションスイッチ３のオフに起因するリセッ
トがマイクロコンピュータ１にかけられた際の各部の状
態を示すタイミングチャート、 第６図はアドレスラッチ回路18の実施例の回路図、 第７図はリード／ライト信号ラッチ回路19の実施例の回
路図、 第８図は第１データレジスタ16の実施例の回路図およ
び、 第９図はラッチ信号発生回路24の実施例の回路図であ
る。 図において、１……マイクロコンピュータ、２……自動
車バッテリ、３……イグニッションスイッチ、４……メ
イン電源用の定電圧回路、５……スタンバイ電源用の定
電圧回路、６……リセット信号発生回路、７……クロッ
ク発生回路、10……演算処理装置（MPU）、11……ROM、
12……RAM、13……スタンバイRAM、14……入出力ポート
（I/Oポート）、15……ゲート制御回路、16……第１デ
ータレジスタ、17……第２データレジスタ、18……アド
レスラッチ回路、19……リード／ライト信号ラッチ回
路、20〜23,30,31……ゲート回路、24……ラッチ信号発
生回路。
Claims (1)
- 【請求項１】メイン電源のオン，オフにかかわらず別系
統電源から電源供給を受けて動作し、データバス，アド
レスバス，リード／ライト信号線を介して演算処理装置
に接続されたスタンバイRAMを有するマイクロコンピュ
ータシステムにおいて、 前記別系統電源で動作し、前記演算処理装置が前記メイ
ン電源のオフによって動作を停止する直前の前記アドレ
スバス上のアドレスを保持するアドレス保持手段と、 前記別系統電源で動作し、前記演算処理装置が前記メイ
ン電源のオフによって動作を停止する直前の前記リード
／ライト信号線上の信号を保持するリード／ライト信号
保持手段と、 前記別系統電源で動作し、前記演算処理装置が前記メイ
ン電源のオフによって動作を停止する直前に書込もうと
していた多バイトデータの全バイトを保持するデータ保
持手段とを備え、 前記演算処理装置は、前記メイン電源のオン時に、前記
リード／ライト信号保持手段にライト信号が保持され且
つ前記アドレス保持手段に保持されたアドレスが多バイ
トデータ格納アドレスに該当するという条件の成立を判
別し、該条件が成立したときは、前記スタンバイRAM内
の対応する多バイトデータを前記データ格納手段に格納
された多バイトデータに一致させる処理を行なうように
構成されたことを特徴とするスタンバイRAM内多バイト
データの保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190202A JPH0782462B2 (ja) | 1986-08-13 | 1986-08-13 | スタンバイｒａｍ内多バイトデ−タの保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190202A JPH0782462B2 (ja) | 1986-08-13 | 1986-08-13 | スタンバイｒａｍ内多バイトデ−タの保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6346558A JPS6346558A (ja) | 1988-02-27 |
| JPH0782462B2 true JPH0782462B2 (ja) | 1995-09-06 |
Family
ID=16254154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61190202A Expired - Lifetime JPH0782462B2 (ja) | 1986-08-13 | 1986-08-13 | スタンバイｒａｍ内多バイトデ−タの保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782462B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758636B2 (ja) * | 1990-11-22 | 1995-06-21 | 関西日本電気株式会社 | 電界発光灯 |
| US9261943B2 (en) * | 2012-05-02 | 2016-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
-
1986
- 1986-08-13 JP JP61190202A patent/JPH0782462B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6346558A (ja) | 1988-02-27 |
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