JPH0783025B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0783025B2 JPH0783025B2 JP62124220A JP12422087A JPH0783025B2 JP H0783025 B2 JPH0783025 B2 JP H0783025B2 JP 62124220 A JP62124220 A JP 62124220A JP 12422087 A JP12422087 A JP 12422087A JP H0783025 B2 JPH0783025 B2 JP H0783025B2
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- forming
- base
- conductivity type
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置およびその製造方法に関し、特に、
バイポーラ型等の集積回路の高速化、高集積化に適した
トランジスタ素子の構造およびその製造方法に係わる。
バイポーラ型等の集積回路の高速化、高集積化に適した
トランジスタ素子の構造およびその製造方法に係わる。
従来の技術 最近のバイポーラ集積回路の分野において、トランジス
タのスイッチング速度の改良に対して、種々の新しい技
術が提案されてきている。これらの技術による主要な改
良法は、縦型のNPNトランジスタの内部ベースを浅くし
てベースの深さ方向の幅を狭く形成し、ベース中の電子
の走行時間を短くする方法と、内部ベースに対して直列
に入る寄生のベース抵抗とベース入力容量との結合によ
る遅延時間を減少させるべく、この寄生のベースを低抵
抗化する方法とに有る。寄生のベースを低抵抗化する方
法として、電極取り出し用の寄生のベース領域を内部ベ
ースよりも高濃度の不純物による拡散等によって形成
し、これを外部ベースとする、所謂、グラフト・ベース
法が知られている。例えば、1984年インターナショナル
エレクトロン デバイス ミーティング ダイジェス
ト オブ テクニカル ペーパーズ（INTERNATIONAL EL
ECTRON DEVICE MEETING DIGEST OF TECHNICAL PAPERS P
P.753−756）に、縦型NPNトランジスタの形成におい
て、熱酸化膜の下に形成された外部ベースと熱酸化膜の
開口から形成された内部ベースとが、熱酸化膜の端部の
近傍において接続された構造が開示されている。
タのスイッチング速度の改良に対して、種々の新しい技
術が提案されてきている。これらの技術による主要な改
良法は、縦型のNPNトランジスタの内部ベースを浅くし
てベースの深さ方向の幅を狭く形成し、ベース中の電子
の走行時間を短くする方法と、内部ベースに対して直列
に入る寄生のベース抵抗とベース入力容量との結合によ
る遅延時間を減少させるべく、この寄生のベースを低抵
抗化する方法とに有る。寄生のベースを低抵抗化する方
法として、電極取り出し用の寄生のベース領域を内部ベ
ースよりも高濃度の不純物による拡散等によって形成
し、これを外部ベースとする、所謂、グラフト・ベース
法が知られている。例えば、1984年インターナショナル
エレクトロン デバイス ミーティング ダイジェス
ト オブ テクニカル ペーパーズ（INTERNATIONAL EL
ECTRON DEVICE MEETING DIGEST OF TECHNICAL PAPERS P
P.753−756）に、縦型NPNトランジスタの形成におい
て、熱酸化膜の下に形成された外部ベースと熱酸化膜の
開口から形成された内部ベースとが、熱酸化膜の端部の
近傍において接続された構造が開示されている。
発明が解決しようとする問題点 バイポーラ・トランジスタの高速化のためには、内部ベ
ースを浅く形成することと、外部ベースを低抵抗化する
ことを同時に実現しなければならない。内部ベースを浅
くするにつれて、内部ベースの層状抵抗の増大が生じや
すく、この効果を小さくするために、通常、エミッタの
幅を狭くする方法がとられる。しかしながら、この場
合、外部ベースの高濃度の不純物濃度を高くすると、不
純物原子が内部ベースに侵入し、内部ベースの不純物プ
ロファイルを変えてしまい、直流的には電流増幅率の減
少、交流的には電子のベース走行時間の増大などの悪い
現象が発生する。この現象を抑えるには、外部ベースの
不純物濃度を下げ、ベースの横方向の拡散を小さくする
対策しかない。この方法によれば、外部ベースの侵入が
抑えられるが、内部ベースの深さを150ナノ・メータと
非常に浅く形成した場合、次のような構造あるいは製法
上の問題が生じる。すなわち、酸化膜のビーク状の端部
で形成された開口端が工程中のエッチングにより不安定
に変動するために、内部ベースと外部ベースとの接続性
自体が不安定となり、さらには、接続が悪い場合、この
ビーク下での内部ベースの横方向拡散が小さいことによ
り，横方向の実効ベース幅が狭くなっているため、コレ
クタ・エミッタ間のパンチ・スルー性のリーク電流が発
生しやすいという欠点があった。例えば、第３図（ａ）
に示されているごとく、Ｐ型のシリコン半導体基板100
上にＮ型の埋め込み層102を形成し、Ｎ型のエピタキシ
ャル半導体層104を形成した後、約20ナノ・メータの薄
い熱酸化膜108上に形成された約100ナノ・メータの厚さ
のシリコン窒化膜パターン110をマスクとしてドーズ量
２×10/cm2のボロンをイオン注入して、外部ベースとな
るＰ型の半導体領域116を形成した。さらに、第３図
（ｂ）のごとく、耐酸化性のシリコン窒化膜パターン11
0をマスクとして熱酸化をおこない、厚さ約250ナノ・メ
ータの酸化膜122を形成した後、シリコン窒化膜パター
ン110、酸化膜108を除去しエミッタ用の開口を形成し、
全面に多結晶シリコン膜を堆積し、これをパターンニン
グして多結晶シリコン膜パターン124を形成し、さら
に、ドーズ量２×10/cm2のボロンをこの多結晶シリコン
膜パターン124中にイオン注入し、熱処理にて約150ナノ
・メータの深さの活性ベースとなるＰ型の半導体領域12
6を形成した後、同様に、ヒ素をこの多結晶シリコン膜
パターン124中にイオン注入し、熱処理にて深さがＮ型
の半導体領域128を形成した。このような製造方法にし
たがえば、第３図（ｂ）に示されているように酸化膜パ
ターン122のビーク状の端部の形状によっては、外部ベ
ース116と内部ベース126との接続性が困難となってしま
う。したがって、このように外部ベースと内部ベースと
の接続が不安定であることに起因した構造および製造上
の問題を解決する新規なトランジスタ構造とその製造方
法が必要とされていた。
ースを浅く形成することと、外部ベースを低抵抗化する
ことを同時に実現しなければならない。内部ベースを浅
くするにつれて、内部ベースの層状抵抗の増大が生じや
すく、この効果を小さくするために、通常、エミッタの
幅を狭くする方法がとられる。しかしながら、この場
合、外部ベースの高濃度の不純物濃度を高くすると、不
純物原子が内部ベースに侵入し、内部ベースの不純物プ
ロファイルを変えてしまい、直流的には電流増幅率の減
少、交流的には電子のベース走行時間の増大などの悪い
現象が発生する。この現象を抑えるには、外部ベースの
不純物濃度を下げ、ベースの横方向の拡散を小さくする
対策しかない。この方法によれば、外部ベースの侵入が
抑えられるが、内部ベースの深さを150ナノ・メータと
非常に浅く形成した場合、次のような構造あるいは製法
上の問題が生じる。すなわち、酸化膜のビーク状の端部
で形成された開口端が工程中のエッチングにより不安定
に変動するために、内部ベースと外部ベースとの接続性
自体が不安定となり、さらには、接続が悪い場合、この
ビーク下での内部ベースの横方向拡散が小さいことによ
り，横方向の実効ベース幅が狭くなっているため、コレ
クタ・エミッタ間のパンチ・スルー性のリーク電流が発
生しやすいという欠点があった。例えば、第３図（ａ）
に示されているごとく、Ｐ型のシリコン半導体基板100
上にＮ型の埋め込み層102を形成し、Ｎ型のエピタキシ
ャル半導体層104を形成した後、約20ナノ・メータの薄
い熱酸化膜108上に形成された約100ナノ・メータの厚さ
のシリコン窒化膜パターン110をマスクとしてドーズ量
２×10/cm2のボロンをイオン注入して、外部ベースとな
るＰ型の半導体領域116を形成した。さらに、第３図
（ｂ）のごとく、耐酸化性のシリコン窒化膜パターン11
0をマスクとして熱酸化をおこない、厚さ約250ナノ・メ
ータの酸化膜122を形成した後、シリコン窒化膜パター
ン110、酸化膜108を除去しエミッタ用の開口を形成し、
全面に多結晶シリコン膜を堆積し、これをパターンニン
グして多結晶シリコン膜パターン124を形成し、さら
に、ドーズ量２×10/cm2のボロンをこの多結晶シリコン
膜パターン124中にイオン注入し、熱処理にて約150ナノ
・メータの深さの活性ベースとなるＰ型の半導体領域12
6を形成した後、同様に、ヒ素をこの多結晶シリコン膜
パターン124中にイオン注入し、熱処理にて深さがＮ型
の半導体領域128を形成した。このような製造方法にし
たがえば、第３図（ｂ）に示されているように酸化膜パ
ターン122のビーク状の端部の形状によっては、外部ベ
ース116と内部ベース126との接続性が困難となってしま
う。したがって、このように外部ベースと内部ベースと
の接続が不安定であることに起因した構造および製造上
の問題を解決する新規なトランジスタ構造とその製造方
法が必要とされていた。
問題点を解決するための手段 本発明は、このような問題点を解決すべく、第１導電型
の半導体層上に形成された絶縁膜の開口と、前記絶縁膜
の下部に形成された第２導電型の第１の半導体領域と、
前記絶縁膜の開口内に形成された溝部と、前記溝部内に
形成された第２導電型の第２の半導体領域と、前記第２
導電型の第２の半導体領域中に形成された第１導電型の
第３の半導体領域とを有する構造において、前記第１の
半導体領域と前記第２の半導体領域を接続することを特
徴とする半導体装置の構造と、第１導電型の半導体層上
に絶縁膜の開口を形成する工程と、前記絶縁膜の下部に
第２導電型の第１の半導体領域を形成する工程と、前記
絶縁膜の開口内に溝部を形成する工程と、前記溝部内に
第２導電型の第２の半導体領域を形成する工程と、前記
第２導電型の第２の半導体領域中に第１導電型の第３の
半導体領域形成する工程とからなり、前記第１の半導体
領域と前記第２の半導体領域を接続することを特徴とす
る半導体装置の製造方法とを提供するものである。
の半導体層上に形成された絶縁膜の開口と、前記絶縁膜
の下部に形成された第２導電型の第１の半導体領域と、
前記絶縁膜の開口内に形成された溝部と、前記溝部内に
形成された第２導電型の第２の半導体領域と、前記第２
導電型の第２の半導体領域中に形成された第１導電型の
第３の半導体領域とを有する構造において、前記第１の
半導体領域と前記第２の半導体領域を接続することを特
徴とする半導体装置の構造と、第１導電型の半導体層上
に絶縁膜の開口を形成する工程と、前記絶縁膜の下部に
第２導電型の第１の半導体領域を形成する工程と、前記
絶縁膜の開口内に溝部を形成する工程と、前記溝部内に
第２導電型の第２の半導体領域を形成する工程と、前記
第２導電型の第２の半導体領域中に第１導電型の第３の
半導体領域形成する工程とからなり、前記第１の半導体
領域と前記第２の半導体領域を接続することを特徴とす
る半導体装置の製造方法とを提供するものである。
作用 本発明による手段を、一例として、バイポーラ・トラン
ジスタのエミッタ・ベース接合に適用した場合、次のよ
うな作用が生じた。
ジスタのエミッタ・ベース接合に適用した場合、次のよ
うな作用が生じた。
外部ベースとなる第２の半導体領域と内部ベースとなる
第３の半導体領域とを、絶縁膜である酸化膜の開口の端
部の直下で接続させる面積を、溝部を形成することによ
って、大きくすることができたので、外部ベースと内部
ベースとの接続性を良好に安定化することが出来た。さ
らには、酸化膜の開口内に形成した溝部により内部ベー
スを外部ベースと同程度に深くできたため、内部ベース
とその直下のＮ型埋め込み層との間に残されたＮ型エピ
タキシャル層を薄くでき、これにより、コレクタ抵抗を
小さくすることができた。また、溝部の側面を横方向に
広げることによって、外部ベースと内部ベースとの距離
を最適化することができたので、これらの接続の制御性
を良くすることができた。これにより、コレクタ・エミ
ッタ間のパンチ・スルー性のリーク電流等の不良の発生
を防止することができた。以上により、直流的には、パ
ンチ・スルー性のリーク電流の発生、交流的には、大き
なベース抵抗によるスィッチング時間の増大等の悪い現
象の発生を防止することができ、さらには、コレクタ抵
抗も減少させることができたため、トランジスタのスィ
ッチング時間をさらに改善することができた。
第３の半導体領域とを、絶縁膜である酸化膜の開口の端
部の直下で接続させる面積を、溝部を形成することによ
って、大きくすることができたので、外部ベースと内部
ベースとの接続性を良好に安定化することが出来た。さ
らには、酸化膜の開口内に形成した溝部により内部ベー
スを外部ベースと同程度に深くできたため、内部ベース
とその直下のＮ型埋め込み層との間に残されたＮ型エピ
タキシャル層を薄くでき、これにより、コレクタ抵抗を
小さくすることができた。また、溝部の側面を横方向に
広げることによって、外部ベースと内部ベースとの距離
を最適化することができたので、これらの接続の制御性
を良くすることができた。これにより、コレクタ・エミ
ッタ間のパンチ・スルー性のリーク電流等の不良の発生
を防止することができた。以上により、直流的には、パ
ンチ・スルー性のリーク電流の発生、交流的には、大き
なベース抵抗によるスィッチング時間の増大等の悪い現
象の発生を防止することができ、さらには、コレクタ抵
抗も減少させることができたため、トランジスタのスィ
ッチング時間をさらに改善することができた。
実施例 本発明による構造の方法をバイポーラNPNトランジスタ
のエミッタ・ベース接合に適用した第１の実施例を、第
１図を用いて説明する。
のエミッタ・ベース接合に適用した第１の実施例を、第
１図を用いて説明する。
第１図のごとく、Ｐ型のシリコン半導体基板100上に形
成されたＮ型の埋め込み層102を有するＮ型のエピタキ
シャル半導体層104において、ビーク状の端部を有する
熱酸化膜122が表面に形成されている。この酸化膜の主
要部の下に外部ベースとなるＰ型の半導体領域116と、
この酸化膜による開口内に形成された溝部142と、この
溝部の低部には内部ベースとなるＰ型の半導体領域126
とが形成されている。外部ベース116と内部ベース126と
が、酸化膜のビーク状の端部の直下において接続されて
いて、エミッタとなるＮ型の半導体領域128のポリシリ
コン電極124が形成されている。
成されたＮ型の埋め込み層102を有するＮ型のエピタキ
シャル半導体層104において、ビーク状の端部を有する
熱酸化膜122が表面に形成されている。この酸化膜の主
要部の下に外部ベースとなるＰ型の半導体領域116と、
この酸化膜による開口内に形成された溝部142と、この
溝部の低部には内部ベースとなるＰ型の半導体領域126
とが形成されている。外部ベース116と内部ベース126と
が、酸化膜のビーク状の端部の直下において接続されて
いて、エミッタとなるＮ型の半導体領域128のポリシリ
コン電極124が形成されている。
この様なエミッタ・ベース接合の形成方法の一例として
ポリシリコン電極124を内部ベース126とエミッタ128の
拡散源として用いれば、内部ベースの深さ150ナノ・メ
ータ、エミッタの深さ50ナノ・メータと高速性に優れた
構造を実現でき、しかも、溝部の形成により、この溝部
の側面において外部ベースと内部ベースとを比較的大き
い面積で、良好に接続させることができるので、コレク
タ・エミッタ間のパンチ・スルー性のリーク電流等の不
良の発生を防止でき、かつ、ベースの接続性を安定化す
ることができた。さらには、酸化膜の開口内に形成した
溝部により内部ベースを外部ベースと同程度に深くでき
たため、内部ベースとその直下のＮ型埋め込み層との間
に残されたＮ型エピタキシャル層を薄くでき、これによ
り、コレクタ抵抗を小さくすることができた。なお、第
１図の構造では溝部の側面の形状が、ほぼ、垂直となっ
ているが、必要に応じて任意の形状にしてもよい。例え
ば、酸化膜のビーク状の端部と外部ベースとなるＰ型半
導体領域116との距離がかなり離れている場合、溝部の
形成時に等方性のエッチング法を用いてビーク状の端部
の下に溝部の側面が潜り込むようにして形成すれば、内
部ベースと外部ベースとの距離を小さくすることができ
る。これにより、寄生のベース抵抗を小さくでき、接続
の制御性の安定化等の利点が生じる。
ポリシリコン電極124を内部ベース126とエミッタ128の
拡散源として用いれば、内部ベースの深さ150ナノ・メ
ータ、エミッタの深さ50ナノ・メータと高速性に優れた
構造を実現でき、しかも、溝部の形成により、この溝部
の側面において外部ベースと内部ベースとを比較的大き
い面積で、良好に接続させることができるので、コレク
タ・エミッタ間のパンチ・スルー性のリーク電流等の不
良の発生を防止でき、かつ、ベースの接続性を安定化す
ることができた。さらには、酸化膜の開口内に形成した
溝部により内部ベースを外部ベースと同程度に深くでき
たため、内部ベースとその直下のＮ型埋め込み層との間
に残されたＮ型エピタキシャル層を薄くでき、これによ
り、コレクタ抵抗を小さくすることができた。なお、第
１図の構造では溝部の側面の形状が、ほぼ、垂直となっ
ているが、必要に応じて任意の形状にしてもよい。例え
ば、酸化膜のビーク状の端部と外部ベースとなるＰ型半
導体領域116との距離がかなり離れている場合、溝部の
形成時に等方性のエッチング法を用いてビーク状の端部
の下に溝部の側面が潜り込むようにして形成すれば、内
部ベースと外部ベースとの距離を小さくすることができ
る。これにより、寄生のベース抵抗を小さくでき、接続
の制御性の安定化等の利点が生じる。
次に、本発明の方法をバイポーラNPNトランジスタの製
造方法に適用した第２の実施例を第２図を用いて説明す
る。
造方法に適用した第２の実施例を第２図を用いて説明す
る。
第２図（ａ）のごとく、Ｐ型のシリコン半導体基板100
上にＮ型の埋め込み層102を形成した後、Ｎ型のエピタ
キシャル半導体層104を形成した。Ｐ型の素子分離領域1
06を形成した後、約20ナノ・メータの薄い熱酸化膜108
A、108B上に形成された約100ナノ・メータの厚さのシリ
コン窒化膜110A、110Bをマスクとして熱酸化をおこない
約600ナノ・メータの厚い酸化膜112を形成した。
上にＮ型の埋め込み層102を形成した後、Ｎ型のエピタ
キシャル半導体層104を形成した。Ｐ型の素子分離領域1
06を形成した後、約20ナノ・メータの薄い熱酸化膜108
A、108B上に形成された約100ナノ・メータの厚さのシリ
コン窒化膜110A、110Bをマスクとして熱酸化をおこない
約600ナノ・メータの厚い酸化膜112を形成した。
第２図（ｂ）のごとく、ホトマスク工程によってレジス
ト・パターン114を形成してこれをマスクとしてエミッ
タ形成予定部上に、約１ミクロン幅のシリコン窒化膜パ
ターン110Cを残置させ、さらに、このレジスト・パター
ン114をマスクとしてドーズ量２×10/cm2のボロンをイ
オン注入して外部ベースとなるＰ型の半導体領域116を
形成した。
ト・パターン114を形成してこれをマスクとしてエミッ
タ形成予定部上に、約１ミクロン幅のシリコン窒化膜パ
ターン110Cを残置させ、さらに、このレジスト・パター
ン114をマスクとしてドーズ量２×10/cm2のボロンをイ
オン注入して外部ベースとなるＰ型の半導体領域116を
形成した。
第２図（ｃ）のごとく、レジスト・パターン114を除去
した後、燐のイオン注入によって、選択的、にＮ型の半
導体領域120を形成し、さらに、耐酸化性のシリコン窒
化膜パターン110Cをマスクとして熱酸化をおこない、厚
さ約200ナノ・メータの酸化膜122を形成した。
した後、燐のイオン注入によって、選択的、にＮ型の半
導体領域120を形成し、さらに、耐酸化性のシリコン窒
化膜パターン110Cをマスクとして熱酸化をおこない、厚
さ約200ナノ・メータの酸化膜122を形成した。
第２図（ｄ）のごとく、シリコン窒化膜パターン110C、
酸化膜108Aを除去したエミッタ用の開口を形成した後、
レジスト・パターン140を形成し、これをマスクとし
て、エミッタ用の開口内に溝142を形成した。
酸化膜108Aを除去したエミッタ用の開口を形成した後、
レジスト・パターン140を形成し、これをマスクとし
て、エミッタ用の開口内に溝142を形成した。
第２図（ｅ）のごとく、全面に多結晶シリコン膜を堆積
し、これをパターンニングして多結晶シリコン膜パター
ン124A,124Bを形成し、さらに、ドーズ量２×10/cm2の
ボロンをこの多結晶シリコン膜パターン124A中にイオン
注入し、熱処理にて約150ナノ・メータの深さの活性ベ
ースとなるＰ型の半導体領域126を形成した後、同様
に、ヒ素をこの多結晶シリコン膜パターン124A中にイオ
ン注入し、熱処理にて深さが、約50ナノ・メータのエミ
ッタとなるＮ型の半導体領域128を形成した。
し、これをパターンニングして多結晶シリコン膜パター
ン124A,124Bを形成し、さらに、ドーズ量２×10/cm2の
ボロンをこの多結晶シリコン膜パターン124A中にイオン
注入し、熱処理にて約150ナノ・メータの深さの活性ベ
ースとなるＰ型の半導体領域126を形成した後、同様
に、ヒ素をこの多結晶シリコン膜パターン124A中にイオ
ン注入し、熱処理にて深さが、約50ナノ・メータのエミ
ッタとなるＮ型の半導体領域128を形成した。
第２図（ｆ）のごとく、全面に、シリコン酸化膜130を
堆積した後、通常の製造方法に従って、アルミニウム電
極132A、132B,132C等を形成した。
堆積した後、通常の製造方法に従って、アルミニウム電
極132A、132B,132C等を形成した。
以上の様に、本発明の方法によって、縦型のNPNトラン
ジスタが形成され、そのベース幅が約100ナノ・メータ
と高速性に優れた活性素子部（内部ベース）の構造が得
られ、さらには、外部ベースと内部ベースとが、溝部の
形成によって良好に接続されたので、ビーク状の酸化膜
の下でのコレクタ・エミッタ間のリーク電流の発生を防
止することができた。さらには、溝部の形成によって、
コレクタ抵抗の減少がなされたので、スィッチング特性
の改善がみられ、また、内部ベース形成予定部に形成さ
れた不用な中間ベースも除去されたので、電流増幅率の
バラツキの少ない良好な特性が得られた。
ジスタが形成され、そのベース幅が約100ナノ・メータ
と高速性に優れた活性素子部（内部ベース）の構造が得
られ、さらには、外部ベースと内部ベースとが、溝部の
形成によって良好に接続されたので、ビーク状の酸化膜
の下でのコレクタ・エミッタ間のリーク電流の発生を防
止することができた。さらには、溝部の形成によって、
コレクタ抵抗の減少がなされたので、スィッチング特性
の改善がみられ、また、内部ベース形成予定部に形成さ
れた不用な中間ベースも除去されたので、電流増幅率の
バラツキの少ない良好な特性が得られた。
なお、本発明の方法によれば、バイポーラ素子のエミッ
タをゲート、このゲートの両側の外部ベースをソース、
ドレインと見なすと、内部ベースをチャンネル部とする
接合型の電界効果トランジスタとして機能させることが
できる。このように本発明の方法は、バイポーラのみな
らず種々の半導体装置にも適用することができる。
タをゲート、このゲートの両側の外部ベースをソース、
ドレインと見なすと、内部ベースをチャンネル部とする
接合型の電界効果トランジスタとして機能させることが
できる。このように本発明の方法は、バイポーラのみな
らず種々の半導体装置にも適用することができる。
発明の効果 本発明の構造とその製造方法とにより、高速化と高集積
化に優れた活性素子部の構造を有し、かつ、この活性素
子部の製造上の制御性の良い半導体装置を提供すること
ができた。
化に優れた活性素子部の構造を有し、かつ、この活性素
子部の製造上の制御性の良い半導体装置を提供すること
ができた。
第１図は本発明によるバイポーラNPNトランジスタの構
造を示す断面図、第２図は本発明の方法によるバイポー
ラNPNトランジスタの製造方法を示す一連の工程断面
図、第３図は従来の方法によるバイポーラNPNトランジ
スタの構造及びその製造上の問題点を説明する断面図で
ある。 100……Ｐ型半導体基板、102……Ｎ型埋め込み層、104
……Ｎ型半導体層、106、116、126……Ｐ半導体領域、1
20、128……Ｎ型半導体領域、108、112、122、130……
シリコン酸化膜、110……シリコン窒化膜、124……多結
晶シリコン膜、114、140……レジスト、132……アルミ
ニウム電極、142……溝部。
造を示す断面図、第２図は本発明の方法によるバイポー
ラNPNトランジスタの製造方法を示す一連の工程断面
図、第３図は従来の方法によるバイポーラNPNトランジ
スタの構造及びその製造上の問題点を説明する断面図で
ある。 100……Ｐ型半導体基板、102……Ｎ型埋め込み層、104
……Ｎ型半導体層、106、116、126……Ｐ半導体領域、1
20、128……Ｎ型半導体領域、108、112、122、130……
シリコン酸化膜、110……シリコン窒化膜、124……多結
晶シリコン膜、114、140……レジスト、132……アルミ
ニウム電極、142……溝部。
Claims (7)
- 【請求項１】第１導電型の半導体層上に形成された絶縁
膜の開口と、前記絶縁膜の下部に形成された第２導電型
の第１の半導体領域と、前記絶縁膜の開口内に形成され
た溝部と、前記溝部内に形成された第２導電型の第２の
半導体領域と、前記第２導電型の第２の半導体領域中に
形成された第１導電型の第３の半導体領域とを有する構
造において、前記第１の半導体領域と前記第２の半導体
領領域を接続することを特徴とする半導体装置。 - 【請求項２】溝部の側面に対して開口を形成する絶縁膜
の端部がオーバーハングすることを特徴とする特許請求
の範囲第１項の半導体装置。 - 【請求項３】第１の半導体領域を外部ベース、第２の半
導体領域を内部ベース、第３の半導体領域をエミッタと
して用いることを特徴とする特許請求の範囲第１項また
は第２項記載の半導体装置。 - 【請求項４】第１導電型の半導体層上に絶縁膜の開口を
形成する工程と、前記絶縁膜の下部に第２導電型の第１
の半導体領域を形成する工程と、前記絶縁膜の開口内に
溝部を形成する工程と、前記溝部内に第２導電型の第２
の半導体領域を形成する工程と、前記第２導電型の第２
の半導体領域中に第１導電型の第３の半導体領域形成す
る工程とからなり、前記第１の半導体領域と前記第２の
半導体領領域を接続することを特徴とする半導体装置の
製造方法。 - 【請求項５】絶縁膜の開口をする工程として、耐酸化性
のマスク材パターンをマスクとして酸化法により、この
マスク材パターンの周辺にビーク状の端部を有する酸化
膜を形成し、この耐酸化性のマスク材パターンを除去し
て、この酸化膜による開口を形成する方法を用い、第２
導電型の第１の半導体領域を形成する工程として、前記
耐酸化性のマスク材パターンから構成されるマスク材を
マスクとして、不純物をイオン注入する方法を用いるこ
とを特徴とする特許請求の範囲第４項記載の半導体装置
の製造方法。 - 【請求項６】第１の半導体領域を外部ベース、第２の半
導体領域を内部ベース、第３の半導体領域をエミッタと
して用いることを特徴とする特許請求の範囲第４項また
は第５項記載の半導体装置の製造方法。 - 【請求項７】第２導電型の第２の半導体領域および第１
導電型の第３の半導体領域を同一の多結晶半導体を拡散
源として形成することを特徴とする特許請求の範囲第４
項ないし第６項のいずれかに記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124220A JPH0783025B2 (ja) | 1987-05-21 | 1987-05-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124220A JPH0783025B2 (ja) | 1987-05-21 | 1987-05-21 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63289861A JPS63289861A (ja) | 1988-11-28 |
| JPH0783025B2 true JPH0783025B2 (ja) | 1995-09-06 |
Family
ID=14879967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62124220A Expired - Lifetime JPH0783025B2 (ja) | 1987-05-21 | 1987-05-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783025B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994400A (en) * | 1989-01-27 | 1991-02-19 | Tektronix, Inc. | Method of fabricating a semiconductor device using a tri-layer structure and conductive sidewalls |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630750A (en) * | 1979-08-21 | 1981-03-27 | Nec Corp | Bipolar transistor and manufacture thereof |
| US4431460A (en) * | 1982-03-08 | 1984-02-14 | International Business Machines Corporation | Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer |
| JPS5919374A (ja) * | 1982-07-23 | 1984-01-31 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-05-21 JP JP62124220A patent/JPH0783025B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63289861A (ja) | 1988-11-28 |
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