JPH0715942B2 - 集積回路基板の製造方法 - Google Patents
集積回路基板の製造方法Info
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- JPH0715942B2 JPH0715942B2 JP61199231A JP19923186A JPH0715942B2 JP H0715942 B2 JPH0715942 B2 JP H0715942B2 JP 61199231 A JP61199231 A JP 61199231A JP 19923186 A JP19923186 A JP 19923186A JP H0715942 B2 JPH0715942 B2 JP H0715942B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の素子間分離に関し、特に集積回路
基板の製造方法に関する。
基板の製造方法に関する。
従来の誘電体分離構造の製法を第３図（Ａ）〜（Ｆ）に
示す。
示す。
半導体Si（100面）基板101（第３図（Ａ））に酸化膜10
2を形成し、フォトリソグラフィにより素子分離領域の
酸化膜102を除去する。次にこの酸化膜102をマスクとし
てアルカリ系エッチング液でSi基板101をエッチング
し、Ｖ溝部103を形成する（第３図（Ｂ））。マスクと
して用いた酸化膜102を除去し、Si基板101の表面にN+埋
込層104を形成した後、改めてSi基板101に酸化膜105を
形成する。これが素子間絶縁膜105となる（第３図
（Ｃ））。次にＶ溝103を形成した面上にCVD（気相成
長）法等により、多結晶Si層106を約400μ〜600μ成長
する。これが誘電体分離基板の支持基板形成となる（第
３図（Ｄ））。次に、このSi基板101上の多結晶Si層106
表面を初めに矢印107まで研削し、その後Si基板101の裏
面を矢印108まで研削する（第３図（Ｅ））。この裏面
研摩の際、素子間絶縁膜105が露出しはじめるまで研摩
すると単結晶Siの島109がそれぞれ完全絶縁分離された
状態にすることができ、誘電体分離基板が得られる（第
３図（Ｆ））。
2を形成し、フォトリソグラフィにより素子分離領域の
酸化膜102を除去する。次にこの酸化膜102をマスクとし
てアルカリ系エッチング液でSi基板101をエッチング
し、Ｖ溝部103を形成する（第３図（Ｂ））。マスクと
して用いた酸化膜102を除去し、Si基板101の表面にN+埋
込層104を形成した後、改めてSi基板101に酸化膜105を
形成する。これが素子間絶縁膜105となる（第３図
（Ｃ））。次にＶ溝103を形成した面上にCVD（気相成
長）法等により、多結晶Si層106を約400μ〜600μ成長
する。これが誘電体分離基板の支持基板形成となる（第
３図（Ｄ））。次に、このSi基板101上の多結晶Si層106
表面を初めに矢印107まで研削し、その後Si基板101の裏
面を矢印108まで研削する（第３図（Ｅ））。この裏面
研摩の際、素子間絶縁膜105が露出しはじめるまで研摩
すると単結晶Siの島109がそれぞれ完全絶縁分離された
状態にすることができ、誘電体分離基板が得られる（第
３図（Ｆ））。
上述した従来の誘電体分離基板の構造は次のような欠点
を有している。
を有している。
１）支持基板となる多結晶Siを約400μ〜600μ厚く積層
しなければならないので、生産効率が悪く生産コストが
非常に高い。
しなければならないので、生産効率が悪く生産コストが
非常に高い。
２）支持基板が多結晶Siの場合ウェハーの反り変化が大
きく、反りを制御するのが非常に困難である。
きく、反りを制御するのが非常に困難である。
本発明の半導体装置の素子分離基板の製造方法によれ
ば、二つの異なった単結晶Siの両面に形成して焼結法等
によって強固に貼り合わせ、一方の単結晶Si基板に絶縁
分離された複数の島領域を形成する製造方法を得る。
ば、二つの異なった単結晶Siの両面に形成して焼結法等
によって強固に貼り合わせ、一方の単結晶Si基板に絶縁
分離された複数の島領域を形成する製造方法を得る。
本発明によれば、多結晶Siは薄いもので良く短時間で形
成でき、支持基板も単結晶Si基板となっているので、ウ
ェハーのソリも生じない。
成でき、支持基板も単結晶Si基板となっているので、ウ
ェハーのソリも生じない。
次に、本発明について図面を参照してより詳細に説明す
る。
る。
第１図（Ａ）〜（Ｊ）は本発明の一実施例を工程順に示
した断面図である。一導電型半導体Si基板１（第１図
（Ａ））の一主面に半導体Si基板１と同導電型の埋込層
２を形成した後、酸化膜３を形成する（第１図
（Ｂ））。この後、埋込層２を形成した一主面側に薄い
多結晶Si4を形成する（第１図（Ｃ））。次に多結晶Si4
上に単結晶Siウェハー５を接着する。この接着に使用す
る単結晶Siウェハー５は厚さ300μ〜500μのものが用い
られ、多結晶Si4と同様に接着する面が非常に平坦性の
良い状態のものをあらかじめ用意して置く。次いで焼結
法によりSi基板１と多結晶Si4と単結晶Siウェハー５と
を強固に貼り合わせる（第１図（Ｄ））。次に、半導体
Si基板１を設計通りの厚さに仕上げるために矢印６まで
研削し（第１図（Ｅ））、研削した面を研摩して鏡面に
仕上げる（第１図（Ｆ））。尚、第１図（Ｆ）ではSiウ
ェハー５が下にくるように上下逆さまにしている。
した断面図である。一導電型半導体Si基板１（第１図
（Ａ））の一主面に半導体Si基板１と同導電型の埋込層
２を形成した後、酸化膜３を形成する（第１図
（Ｂ））。この後、埋込層２を形成した一主面側に薄い
多結晶Si4を形成する（第１図（Ｃ））。次に多結晶Si4
上に単結晶Siウェハー５を接着する。この接着に使用す
る単結晶Siウェハー５は厚さ300μ〜500μのものが用い
られ、多結晶Si4と同様に接着する面が非常に平坦性の
良い状態のものをあらかじめ用意して置く。次いで焼結
法によりSi基板１と多結晶Si4と単結晶Siウェハー５と
を強固に貼り合わせる（第１図（Ｄ））。次に、半導体
Si基板１を設計通りの厚さに仕上げるために矢印６まで
研削し（第１図（Ｅ））、研削した面を研摩して鏡面に
仕上げる（第１図（Ｆ））。尚、第１図（Ｆ）ではSiウ
ェハー５が下にくるように上下逆さまにしている。
この様にして出来た一導電型半導体基板を素子絶縁分離
するため、Si基板４上に酸化膜７を形成し、フォトリソ
グラフィにより素子分離領域の酸化膜７を除去する。次
にドライエッチング又は異方性エッチング等によりエッ
チングし、溝部８を底の酸化膜３に達するまで形成して
単結晶島11を作り、溝８の側面に一導電型の不純物を拡
散して拡散層９を形成する（第１図（Ｇ））。マスクと
して用いた酸化膜７を除去し、改めて酸化膜10を形成し
単結晶Si島11を完全に被う（第１図（Ｈ））。次に、溝
部８を埋めるために多結晶Si12を積層させ（第１図
（Ｉ））、その後研磨することにより、単結晶Si島11を
露出させて、完全絶縁分離された複数の単結晶Si島11を
有する誘電体分離基板が得られる（第１図（Ｊ））。
するため、Si基板４上に酸化膜７を形成し、フォトリソ
グラフィにより素子分離領域の酸化膜７を除去する。次
にドライエッチング又は異方性エッチング等によりエッ
チングし、溝部８を底の酸化膜３に達するまで形成して
単結晶島11を作り、溝８の側面に一導電型の不純物を拡
散して拡散層９を形成する（第１図（Ｇ））。マスクと
して用いた酸化膜７を除去し、改めて酸化膜10を形成し
単結晶Si島11を完全に被う（第１図（Ｈ））。次に、溝
部８を埋めるために多結晶Si12を積層させ（第１図
（Ｉ））、その後研磨することにより、単結晶Si島11を
露出させて、完全絶縁分離された複数の単結晶Si島11を
有する誘電体分離基板が得られる（第１図（Ｊ））。
第２図は本発明の他の実施例を示す各工程での断面図で
ある。
ある。
第２図（Ａ）〜（Ｆ）は第１図（Ａ）〜（Ｆ）と同様で
ある。その後、酸化膜51を表面に形成し、フォトリソグ
ラフィにより素子分離領域の酸化膜51を除去する。次に
素子分離領域に酸化膜51をマスクとして半導体基板１と
反対導電型の不純物を拡散して、拡散層52を形成するこ
とによりPN接合型の素子分離された基板（第２図
（Ｇ））が得られる。
ある。その後、酸化膜51を表面に形成し、フォトリソグ
ラフィにより素子分離領域の酸化膜51を除去する。次に
素子分離領域に酸化膜51をマスクとして半導体基板１と
反対導電型の不純物を拡散して、拡散層52を形成するこ
とによりPN接合型の素子分離された基板（第２図
（Ｇ））が得られる。
以上説明したように本発明は支持基板となる２層の単結
晶Siを多結晶Siを介在せしめて焼結法等によって貼り合
わせた基板を用いることにより一方の単結晶Siに誘電体
分離型やPN接合分離型の素子分離基板が容易に安く安定
したものができる。
晶Siを多結晶Siを介在せしめて焼結法等によって貼り合
わせた基板を用いることにより一方の単結晶Siに誘電体
分離型やPN接合分離型の素子分離基板が容易に安く安定
したものができる。
第１図（Ａ）〜（Ｊ）は本発明の一実施例による完全絶
縁素子間分離基板の製造方法を示す各工程でのウェハー
断面図である。 第２図（Ａ）〜（Ｇ）は本発明の他の実施例によるPN接
合型素子間分離基板の製造方法を示す各工程でのウェハ
ー断面図である。 第３図（Ａ）〜（Ｆ）は従来の誘電体分離基板の製造方
法を示す各工程でのウェハー断面図である。 1,101……導電型半導体Si基板、2,9,104……導電型高濃
度埋込み層、3,7,10,51,102,105……酸化膜、4,12,106
……多結晶Si、５……単結晶Siウェハー、6,107,108…
…研削面、8,103……溝部、11,109……単結晶Si島、52
……反対導電型不純物拡散層。
縁素子間分離基板の製造方法を示す各工程でのウェハー
断面図である。 第２図（Ａ）〜（Ｇ）は本発明の他の実施例によるPN接
合型素子間分離基板の製造方法を示す各工程でのウェハ
ー断面図である。 第３図（Ａ）〜（Ｆ）は従来の誘電体分離基板の製造方
法を示す各工程でのウェハー断面図である。 1,101……導電型半導体Si基板、2,9,104……導電型高濃
度埋込み層、3,7,10,51,102,105……酸化膜、4,12,106
……多結晶Si、５……単結晶Siウェハー、6,107,108…
…研削面、8,103……溝部、11,109……単結晶Si島、52
……反対導電型不純物拡散層。
Claims (1)
- 【請求項１】第１の半導体基板の一方の主面側に第１の
酸化膜を形成する工程と、前記第１の酸化膜上に第１の
多結晶シリコン膜を形成する工程と、前記第１の多結晶
シリコン膜に直接第２の半導体基板を重ねて両者を焼結
する工程と、前記第１の半導体基板の他方の主面側から
該第１の半導体基板を研削して薄化する工程と、しかる
後、研削された第１の半導体基板に対し選択的に素子分
離領域を形成する工程とを含み、素子間分離された半導
体領域を形成することを特徴とする集積回路基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61199231A JPH0715942B2 (ja) | 1986-08-25 | 1986-08-25 | 集積回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61199231A JPH0715942B2 (ja) | 1986-08-25 | 1986-08-25 | 集積回路基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6354740A JPS6354740A (ja) | 1988-03-09 |
| JPH0715942B2 true JPH0715942B2 (ja) | 1995-02-22 |
Family
ID=16404334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61199231A Expired - Lifetime JPH0715942B2 (ja) | 1986-08-25 | 1986-08-25 | 集積回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715942B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2860089B2 (ja) * | 1987-02-26 | 1999-02-24 | 株式会社東芝 | 高耐圧半導体素子 |
| JPH01251636A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離ウェハの製造方法 |
| JPH01287149A (ja) * | 1988-05-13 | 1989-11-17 | Yamaguchi Unmo Kogyosho:Kk | フレーク状雲母粉フィラー |
| JPH0656865B2 (ja) * | 1988-10-13 | 1994-07-27 | 株式会社東芝 | 高耐圧素子用接着基板 |
| JPH0719839B2 (ja) * | 1989-10-18 | 1995-03-06 | 株式会社東芝 | 半導体基板の製造方法 |
| US5202284A (en) * | 1989-12-01 | 1993-04-13 | Hewlett-Packard Company | Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2 |
| JPH04266047A (ja) * | 1991-02-20 | 1992-09-22 | Fujitsu Ltd | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 |
| JPH0834261B2 (ja) * | 1992-06-17 | 1996-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｂｉｃｍｏｓ集積回路用のｓｏｉ構造体およびその製造方法 |
| JP3192000B2 (ja) * | 1992-08-25 | 2001-07-23 | キヤノン株式会社 | 半導体基板及びその作製方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333590A (en) * | 1976-09-10 | 1978-03-29 | Hitachi Ltd | Production of substrate for semiconductor integrated circuit |
| JPS5450278A (en) * | 1977-09-27 | 1979-04-20 | Nec Corp | Semiconductor device and production of the same |
| JPH0783050B2 (ja) * | 1985-06-21 | 1995-09-06 | 株式会社東芝 | 半導体素子の製造方法 |
-
1986
- 1986-08-25 JP JP61199231A patent/JPH0715942B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6354740A (ja) | 1988-03-09 |
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