JPH0784813A - Ｃｐｕ誤動作防止回路 - Google Patents
Ｃｐｕ誤動作防止回路Info
- Publication number
- JPH0784813A JPH0784813A JP5233243A JP23324393A JPH0784813A JP H0784813 A JPH0784813 A JP H0784813A JP 5233243 A JP5233243 A JP 5233243A JP 23324393 A JP23324393 A JP 23324393A JP H0784813 A JPH0784813 A JP H0784813A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- memory
- circuit
- data
- runaway
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- Pending
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Abstract
(57)【要約】
【目的】 ＣＰＵ暴走時からウォッチドッグタイマによ
る暴走検出までの間に生じる誤制御を防止する。 【構成】 ＯＵＴポート３とＣＰＵ回路１の間に、メモ
リ５（ＦＩＦＯ）を設け、データとアドレス情報を一
旦、メモリ５へ格納し、ウォッチドッグタイマ・リセッ
トによってＣＰＵ正常動作を確認した後、Ｈ／Ｗでメモ
リからデータ、アドレス情報を読み出し、所望のポート
へデータを出力させる。 【効果】 ＣＰＵ暴走時も、常に正常なデータのみが出
力され、高信頼度のシステムが構築できる。
る暴走検出までの間に生じる誤制御を防止する。 【構成】 ＯＵＴポート３とＣＰＵ回路１の間に、メモ
リ５（ＦＩＦＯ）を設け、データとアドレス情報を一
旦、メモリ５へ格納し、ウォッチドッグタイマ・リセッ
トによってＣＰＵ正常動作を確認した後、Ｈ／Ｗでメモ
リからデータ、アドレス情報を読み出し、所望のポート
へデータを出力させる。 【効果】 ＣＰＵ暴走時も、常に正常なデータのみが出
力され、高信頼度のシステムが構築できる。
Description
【０００１】
【産業上の利用分野】この発明はＣＰＵを用いた制御回
路の誤動作防止回路に関するものである。
路の誤動作防止回路に関するものである。
【０００２】
従来例１．従来の誤制御防止回路は、図４で示すように
１のＣＰＵ回路、２のウォッチドッグタイマと、３のＯ
ＵＴポートと、４のチップ・セレクト回路から構成され
る。
１のＣＰＵ回路、２のウォッチドッグタイマと、３のＯ
ＵＴポートと、４のチップ・セレクト回路から構成され
る。
【０００３】次に動作について説明する。ＣＰＵのプロ
グラムが暴走すると、ウォッチドッグタイマ等の暴走検
出回路２により検出され、ＯＵＴポート３の出力をイン
ヒビットし、暴走が検出されてから後のＯＵＴポート３
へのデータ出力を禁止する。
グラムが暴走すると、ウォッチドッグタイマ等の暴走検
出回路２により検出され、ＯＵＴポート３の出力をイン
ヒビットし、暴走が検出されてから後のＯＵＴポート３
へのデータ出力を禁止する。
【０００４】従来例２．図５は、特開平２−４１５３９
号「ＣＰＵ誤制御防止回路」公報に示された従来の誤制
御防止回路の構成を示すブロック図である。図におい
て、１０はＣＰＵ、１１はプログラムを格納した不揮発
性記憶部、１２は各種データを保持する半導体メモリ
部、１３は端末の電源制御等を行なう外部に対する信号
制御部、１４は暴走監視タイマ部、１５は書き込み禁止
制御回路である。ＣＰＵプログラムが暴走すると、暴走
監視タイマ部１４による暴走検出以前に、書き込み禁止
制御回路１５により、バス情報を検出し、ＣＰＵが予め
規定された手順に従った書き込みを行なわない場合、ま
たは、所定のアドレス以外のアドレスをアクセスした場
合に、半導体メモリ部１２と外部に対する信号制御部１
３への書き込み禁止制御が行なわれる。
号「ＣＰＵ誤制御防止回路」公報に示された従来の誤制
御防止回路の構成を示すブロック図である。図におい
て、１０はＣＰＵ、１１はプログラムを格納した不揮発
性記憶部、１２は各種データを保持する半導体メモリ
部、１３は端末の電源制御等を行なう外部に対する信号
制御部、１４は暴走監視タイマ部、１５は書き込み禁止
制御回路である。ＣＰＵプログラムが暴走すると、暴走
監視タイマ部１４による暴走検出以前に、書き込み禁止
制御回路１５により、バス情報を検出し、ＣＰＵが予め
規定された手順に従った書き込みを行なわない場合、ま
たは、所定のアドレス以外のアドレスをアクセスした場
合に、半導体メモリ部１２と外部に対する信号制御部１
３への書き込み禁止制御が行なわれる。
【０００５】
【発明が解決しようとする課題】従来例１のＣＰＵ誤制
御防止回路は以上のように構成されているので、ＣＰＵ
が暴走してから、ウォッチドッグタイマにより暴走が検
出されるまでの間に、ＯＵＴポートへ誤ったデータが出
力されると、システムが誤制御される可能性があった。
また、従来例２のＣＰＵ誤制御防止回路においては、書
き込み禁止制御回路により規定手順により書き込みが行
なわれているかどうかが監視され、Ｓ／Ｗプログラミン
グは、その制御を考慮して、設計する必要があり、ま
た、書き込み禁止制御回路は、複雑な構成を必要とする
という問題点があった。この発明は上記のような問題点
を解消するためになされたもので、ＣＰＵ暴走時のデー
タによる検出までの時間の誤動作を防ぐとともに、Ｓ／
Ｗのプログラミングが、ＣＰＵ誤動作防止回路の制御を
意識しないで設計できる回路を得ることを目的とする。
御防止回路は以上のように構成されているので、ＣＰＵ
が暴走してから、ウォッチドッグタイマにより暴走が検
出されるまでの間に、ＯＵＴポートへ誤ったデータが出
力されると、システムが誤制御される可能性があった。
また、従来例２のＣＰＵ誤制御防止回路においては、書
き込み禁止制御回路により規定手順により書き込みが行
なわれているかどうかが監視され、Ｓ／Ｗプログラミン
グは、その制御を考慮して、設計する必要があり、ま
た、書き込み禁止制御回路は、複雑な構成を必要とする
という問題点があった。この発明は上記のような問題点
を解消するためになされたもので、ＣＰＵ暴走時のデー
タによる検出までの時間の誤動作を防ぐとともに、Ｓ／
Ｗのプログラミングが、ＣＰＵ誤動作防止回路の制御を
意識しないで設計できる回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る誤動作防
止回路は、例えばＯＵＴポートへ出力されるデータを一
旦、メモリへ格納し、ＣＰＵが暴走していないことを確
認した後、出力するものであり、以下の要素を有するも
のである。 （ａ）ＣＰＵから出力される情報を記憶するメモリ、
（ｂ）所定の時間毎にＣＰＵの暴走を検出し、ＣＰＵの
正常動作を監視するＣＰＵ暴走検出回路、（ｃ）上記Ｃ
ＰＵ暴走検出回路によりＣＰＵの正常動作が確認される
毎に、上記メモリに記憶した情報をＣＰＵからの情報と
して出力するメモリ制御回路。
止回路は、例えばＯＵＴポートへ出力されるデータを一
旦、メモリへ格納し、ＣＰＵが暴走していないことを確
認した後、出力するものであり、以下の要素を有するも
のである。 （ａ）ＣＰＵから出力される情報を記憶するメモリ、
（ｂ）所定の時間毎にＣＰＵの暴走を検出し、ＣＰＵの
正常動作を監視するＣＰＵ暴走検出回路、（ｃ）上記Ｃ
ＰＵ暴走検出回路によりＣＰＵの正常動作が確認される
毎に、上記メモリに記憶した情報をＣＰＵからの情報と
して出力するメモリ制御回路。
【０００７】
【作用】この発明におけるＣＰＵ誤動作防止回路は、Ｃ
ＰＵから出力される情報を、メモリへ蓄積し、ウォッチ
ドッグタイマのリセットすなわちＣＰＵ暴走検出回路か
ら正常動作の確認がなされる毎に、格納した情報を出力
することで、常に正常なデータが出力される。更にメモ
リに例えば、ＦＩＦＯを使用することで、簡易な回路が
構成できる。
ＰＵから出力される情報を、メモリへ蓄積し、ウォッチ
ドッグタイマのリセットすなわちＣＰＵ暴走検出回路か
ら正常動作の確認がなされる毎に、格納した情報を出力
することで、常に正常なデータが出力される。更にメモ
リに例えば、ＦＩＦＯを使用することで、簡易な回路が
構成できる。
【０００８】
実施例１．以下、この発明の一実施例を図１について説
明する。図１において、１はＣＰＵ回路、２はウォッチ
ドッグタイマ、３はＯＵＴポート、４はチップセレクト
回路、５はメモリ（ＦＩＦＯ）、６はメモリ制御回路で
ある。
明する。図１において、１はＣＰＵ回路、２はウォッチ
ドッグタイマ、３はＯＵＴポート、４はチップセレクト
回路、５はメモリ（ＦＩＦＯ）、６はメモリ制御回路で
ある。
【０００９】次に動作について説明する。ＣＰＵ回路１
から出力されたデータ情報及びアドレス情報はメモリ
（ＦＩＦＯ）５へ格納されていく。同時にＣＰＵ回路１
からは、ウォッチドッグタイマ２にリセット信号が出力
される。１つのリセット信号から次のリセット信号まで
が、一定のタイミングであることにより、ウォッチドッ
グタイマ２はＣＰＵ回路１が正しく作動していることを
認識する。ＣＰＵ回路１が正しく作動しているというこ
とは暴走していないことと同義である。その間、メモリ
（ＦＩＦＯ）５には、データ情報及びアドレス情報が蓄
積され続けている。ウォッチドッグタイマ２は、ＣＰＵ
回路１から一定のタイミングでリセット信号を受ける
と、書き込みリセット信号をメモリ（ＦＩＦＯ）５及び
メモリ制御回路６に出力する。このリセット信号によ
り、メモリ（ＦＩＦＯ）５の書き込みにリセットがかか
り、同時に蓄積された情報が出力される。出力されたデ
ータはＯＵＴポート３へ、アドレスはチップセレクト回
路４へ入力され、所望のポートへ、データが出力され
る。
から出力されたデータ情報及びアドレス情報はメモリ
（ＦＩＦＯ）５へ格納されていく。同時にＣＰＵ回路１
からは、ウォッチドッグタイマ２にリセット信号が出力
される。１つのリセット信号から次のリセット信号まで
が、一定のタイミングであることにより、ウォッチドッ
グタイマ２はＣＰＵ回路１が正しく作動していることを
認識する。ＣＰＵ回路１が正しく作動しているというこ
とは暴走していないことと同義である。その間、メモリ
（ＦＩＦＯ）５には、データ情報及びアドレス情報が蓄
積され続けている。ウォッチドッグタイマ２は、ＣＰＵ
回路１から一定のタイミングでリセット信号を受ける
と、書き込みリセット信号をメモリ（ＦＩＦＯ）５及び
メモリ制御回路６に出力する。このリセット信号によ
り、メモリ（ＦＩＦＯ）５の書き込みにリセットがかか
り、同時に蓄積された情報が出力される。出力されたデ
ータはＯＵＴポート３へ、アドレスはチップセレクト回
路４へ入力され、所望のポートへ、データが出力され
る。
【００１０】また、ウォッチドッグタイマ２は、一定の
タイミングでＣＰＵ回路１からのリセット信号を受けな
い場合、インヒビット信号を出力しデータ情報及びアド
レス情報がＯＵＴポート３、チップセレクト回路４へ入
力されないようにすることで暴走時の正常でないデータ
の出力を防止する。以上より、データは常にウォッチド
ッグタイマ２のリセットにより正常動作が確認された後
に出力されるため、暴走時からの出力は全てインヒビッ
トがかかり誤制御を防止できる。また、ＦＩＦＯの読み
出しはウォッチドッグタイマ２のリセット直後に行なう
ことで、書き込み、読み出しの競合は起こらず、Ｈ／Ｗ
制御を全く意識しないＳ／Ｗのプログラミングが可能と
なる。以上の様に、実施例１では、ＣＰＵで制御を行な
うシステムにおいて、ＣＰＵから発出されるデータ情報
およびアドレス情報を格納するメモリ（ＦＩＦＯ）と、
メモリを制御するメモリ制御回路と、ＯＵＴポートと、
そのポートをセレクトするチップセレクト回路と、ＣＰ
Ｕ暴走検出回路（ウォッチドッグタイマ）と、ＣＰＵ回
路から構成され、ＣＰＵ暴走時の誤動作をＨ／Ｗにより
防止し、しかもプログラミング上、Ｓ／Ｗでは何の制御
も必要としないＣＰＵ誤動作防止回路について説明し
た。
タイミングでＣＰＵ回路１からのリセット信号を受けな
い場合、インヒビット信号を出力しデータ情報及びアド
レス情報がＯＵＴポート３、チップセレクト回路４へ入
力されないようにすることで暴走時の正常でないデータ
の出力を防止する。以上より、データは常にウォッチド
ッグタイマ２のリセットにより正常動作が確認された後
に出力されるため、暴走時からの出力は全てインヒビッ
トがかかり誤制御を防止できる。また、ＦＩＦＯの読み
出しはウォッチドッグタイマ２のリセット直後に行なう
ことで、書き込み、読み出しの競合は起こらず、Ｈ／Ｗ
制御を全く意識しないＳ／Ｗのプログラミングが可能と
なる。以上の様に、実施例１では、ＣＰＵで制御を行な
うシステムにおいて、ＣＰＵから発出されるデータ情報
およびアドレス情報を格納するメモリ（ＦＩＦＯ）と、
メモリを制御するメモリ制御回路と、ＯＵＴポートと、
そのポートをセレクトするチップセレクト回路と、ＣＰ
Ｕ暴走検出回路（ウォッチドッグタイマ）と、ＣＰＵ回
路から構成され、ＣＰＵ暴走時の誤動作をＨ／Ｗにより
防止し、しかもプログラミング上、Ｓ／Ｗでは何の制御
も必要としないＣＰＵ誤動作防止回路について説明し
た。
【００１１】実施例２．また、実施例１では、ＯＵＴポ
ートへの出力について制御を行なったが、ＯＵＴポート
は、図２に示す様に、メモリであってもよく、常に正常
なデータが書き込まれ、実施例１と同様な効果を奏す
る。
ートへの出力について制御を行なったが、ＯＵＴポート
は、図２に示す様に、メモリであってもよく、常に正常
なデータが書き込まれ、実施例１と同様な効果を奏す
る。
【００１２】実施例３．図３は、実施例３の構成を示す
ブロック図であり、ＯＵＴポートへの出力を、ＯＵＴポ
ートとメモリを混在する形にしている。実施例１，実施
例２同様ＣＰＵから出力される情報が、書き込まれる。
ブロック図であり、ＯＵＴポートへの出力を、ＯＵＴポ
ートとメモリを混在する形にしている。実施例１，実施
例２同様ＣＰＵから出力される情報が、書き込まれる。
【００１３】実施例４．実施例１では、メモリにＦＩＦ
Ｏを用いる方法を例示したが、ＦＩＦＯに限らず、優先
順位の高い順に、データ及びアドレスを出力する様にし
てもよい。その場合にも、正常動作が確認される毎に、
情報をメモリから出力すれば、暴走が検出されてから、
暴走時のデータによる誤動作を防ぐことができる。
Ｏを用いる方法を例示したが、ＦＩＦＯに限らず、優先
順位の高い順に、データ及びアドレスを出力する様にし
てもよい。その場合にも、正常動作が確認される毎に、
情報をメモリから出力すれば、暴走が検出されてから、
暴走時のデータによる誤動作を防ぐことができる。
【００１４】
【発明の効果】以上のように、この発明によれば、制御
を考慮したＳ／Ｗプログラムの設計や、複雑な構成の書
き込み禁止制御回路を必要とせずに、ＣＰＵ暴走からそ
の検出までの間にＣＰＵ暴走後の誤ったデータが出力さ
れることを防止し、常に正しいデータのみを出力する誤
動作防止機能が達成でき、システムの信頼性を向上させ
ることができる。
を考慮したＳ／Ｗプログラムの設計や、複雑な構成の書
き込み禁止制御回路を必要とせずに、ＣＰＵ暴走からそ
の検出までの間にＣＰＵ暴走後の誤ったデータが出力さ
れることを防止し、常に正しいデータのみを出力する誤
動作防止機能が達成でき、システムの信頼性を向上させ
ることができる。
【図１】この発明の実施例によるＣＰＵ誤動作防止回路
の構成をあらわすブロック図である。
の構成をあらわすブロック図である。
【図２】実施例２によるＣＰＵ誤動作防止回路の構成を
あらわすブロック図である。
あらわすブロック図である。
【図３】実施例３によるＣＰＵ誤動作防止回路の構成を
あらわすブロック図である。
あらわすブロック図である。
【図４】従来例１のＣＰＵ誤制御防止回路の構成をあら
わすブロック図である。
わすブロック図である。
【図５】従来例２のＣＰＵ誤制御防止回路の構成をあら
わすブロック図である。
わすブロック図である。
１ ＣＰＵ回路 ２ ウォッチドッグタイマ ３ ＯＵＴポート ４ チップセレクト回路 ５ メモリ（ＦＩＦＯ） ６ メモリ制御回路
Claims (1)
- 【請求項１】 以下の要素を有するＣＰＵ誤動作防止回
路 （ａ）ＣＰＵから出力される情報を記憶するメモリ、
（ｂ）所定の時間毎にＣＰＵの暴走を検出し、ＣＰＵの
正常動作を監視するＣＰＵ暴走検出回路、（ｃ）上記Ｃ
ＰＵ暴走検出回路によりＣＰＵの正常動作が確認される
毎に、上記メモリに記憶した情報をＣＰＵからの情報と
して出力するメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233243A JPH0784813A (ja) | 1993-09-20 | 1993-09-20 | Ｃｐｕ誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233243A JPH0784813A (ja) | 1993-09-20 | 1993-09-20 | Ｃｐｕ誤動作防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784813A true JPH0784813A (ja) | 1995-03-31 |
Family
ID=16952019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233243A Pending JPH0784813A (ja) | 1993-09-20 | 1993-09-20 | Ｃｐｕ誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784813A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7896504B2 (en) | 2004-03-30 | 2011-03-01 | Thomson Licensing | Projection module and projector incorporating same |
-
1993
- 1993-09-20 JP JP5233243A patent/JPH0784813A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7896504B2 (en) | 2004-03-30 | 2011-03-01 | Thomson Licensing | Projection module and projector incorporating same |
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