JPH0786790B2 - カウンタ値の読出方式 - Google Patents

カウンタ値の読出方式

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JPH0786790B2
JPH0786790B2 JP1213469A JP21346989A JPH0786790B2 JP H0786790 B2 JPH0786790 B2 JP H0786790B2 JP 1213469 A JP1213469 A JP 1213469A JP 21346989 A JP21346989 A JP 21346989A JP H0786790 B2 JPH0786790 B2 JP H0786790B2
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【発明の詳細な説明】 [概要] データバスのバス幅より大きいカウンタ幅を有するカウ
ンタのカウンタ値の読出方式に関し、 プログラムのステップ量を減少し、処理速度を高めるこ
とができるカウンタ値の読出方式を提供することを目的
とし、 データバスのバス幅より大きいカウンタ幅を有するカウ
ンタから、カウンタ値を上位ビットと下位ビットに分割
して読み出して選択手段を介してデータバスに転送する
カウンタ値の読出方式において、前記下位ビットを読み
出すタイミングで上位ビットを保持する保持手段を設け
て、次のタイミングで前記保持手段に保持した上位ビッ
トを前記選択手段に転送するように構成した。
[産業上の利用分野] 本発明は、データバスのバス幅より大きいカウンタ幅を
有するカウンタのカウンタ値の読出方式に関する。
データ処理装置においては種々のカウンタが使用されて
いるが、これらのカウンタの中には、例えばTOD(Time
of Day)時計のようにCPUの命令によりその値を正確に
読み出すことが必要なものがある。このようなカウンタ
において、そのカウンタ幅がCPUのデータバスのバス幅
より大きいものについては、データを分割して読み出
し、データバスに転送しなければならない。この場合、
カウンタ値の一部を転送中にカウンタは常に変化してい
るので、残りの部分を読み出すまでにカウンタ値が変化
する可能性がある。このために、ソフトウェアによりキ
ャリー補正を行なっているが、この場合にはプログラム
のステップ量が増加し、処理速度が低下してしまう。し
たがって、ステップ量を増加させることなく高速で分割
読出すカウンタ値を正しくデータバスに転送する読出方
式の開発が必要である。
[従来の技術] 従来のカウンタ値の読出方式としては、例えば第4図に
示すようなものがある。
第4図において、1はカウンタ(例えばTOD時計)であ
り、このカウンタ1は、例えば下位4バイトおよび上位
1バイトの合計40ビットで構成されている。2はデータ
バスであり、このデータバス2のバス幅は32ビットであ
る。40ビットのカウンタ値を1回で32ビットのデータバ
ス2に転送することができない。したがって、下位4バ
イトと上位1バイトを分割してマルチプレクサ3に読み
出し、マルチプレクサ3によって選択されたデータをデ
ータバス2に転送するようにしている。
カウンタ1から、まず、下位バイト(08〜39)を読み出
し、次に上位1バイト(00〜07)を読み出す。この場
合、上位1バイトの値は、下位4バイトを読み出してか
ら上位1バイトを読み出す間にキャリーが発生して上位
1バイトに伝わり、上位1バイトとして読み出された値
にキャリーを加算した値となってしまう可能性があるた
め、上位、下位をそれぞれ2回読み出して、値を補正す
る必要がある。
具体的にはプログラムにより次のようなキャリー補正を
行なう。
・1回目は読み出してくる下位4バイトをaとし、上位
1バイトをAとする。
・2回目に読み出してくる下位4バイトをbとし、上位
1バイトをBとする。
下位4バイトaのMSB(最上位ビット)が“1"の時であ
って、下位4バイトのbのMSB(最上位ビット)が“0"
の時について説明すると、下位4バイトaと下位4バイ
トbのところでMSBが変化したということは、下位4バ
イトaを読み出してから下位4バイトbを読み出すまで
の間にキャリーの伝搬があったと考えられる。
ここで、上位1バイトA=上位1バイトBとなっていれ
ば、Aを読み出す前にキャリーが伝搬したことになるた
め、キャリーの補正が必要である。このとき実際の上位
1バイトAの値はA−1である。
一方、上位1バイトB=上位1バイトA+1となってい
れば、Aを読み出してからキャリーが伝搬したことにな
るため、キャリーの補正は不要である。上位1バイトA
と下位4バイトbの間で、キャリーの伝搬があったと考
えられ、このときの実際の上位1バイトAの値はAとな
る。
このようなキャリーの補正はハードで行なうと、大幅に
ハードウェア量が増加するため、ソフトウェア(プログ
ラム)で行なわれている。
[発明が解決しようとする課題] しかしながら、このような従来のカウンタ値の読出方式
にあっては、キャリーの補正をプログラムで行なうよう
になっていたため、プログラムのステップ量が増加し、
また、処理速度も低下するという問題点があった。
本発明は、このような従来の問題点に鑑みてなされたも
のであって、プログラムのステップ量を削減し、処理速
度を高めることができるカウンタ値の読出方式を提供す
ることを目的としている。
[課題を解決するための手段] 第1図は本発明の原理説明図である。
第1図において、14はデータバス、11はデータバス14の
バス幅より大きいカウンタ幅を有するカウンタ、16はカ
ウンタ11から上位ビット12と下位ビット13に分割して読
み出したカウンタ値をデータバス16に選択して転送する
選択手段、15は前記下位ビット13を読み出すタイミング
で上位ビット12を保持する保持手段である。
[作用] データバスのバス幅より大きいカウンタ幅を有するカウ
ンタでは1回ではカウンタ値をデータバスに転送するこ
とができないので、下位バイトを転送して上位バイトを
転送するが、この場合、下位バイトを選択手段に読み出
すタイミングで上位バイトを保持手段にラッチする。
すなわち、下位バイトを転送している間にもカウンタは
常に変化し、上位バイトを転送しようとしたとき、上位
バイトのデータが変っている可能性があるので、下位バ
イトを転送すると同時に上位バイトをラッチし、次の下
位バイトを転送するとき、保持手段から上位バイトを選
択手段に転送する。したがって、データの変らない値が
選択手段に転送され、選択手段からデータバスに転送さ
れる。
このように、プログラムによりキャリー補正を行なう必
要がなくなるので、プログラムのステップ量を大幅に削
減することができ、また、処理速度を大幅に高めること
ができる。
[実施例] 以下、本発明の実施例を図面に基づいて説明する。
第2図および第3図は本発明の一実施例を示す図であ
る。
第2図において、11は例えばTOD(Time of Day)時計を
構成するカウンタであり、このカウンタ11は、40ビット
で構成されている。40ビットのうちの(00〜07)が上位
1バイト12を(08〜15)、(16〜23)、(24〜31)、
(32〜39)が下位4バイト13を構成している。なお、カ
ウンタ11はクロックが入るごとに1が加算される。14は
カウンタ11のカウンタ値が転送されるデータバスであ
り、このデータバス14のバス幅は32ビットで構成されて
いる。
32ビットは(00〜07)、(08〜15)、(16〜23)および
(24〜31)の4バイトよりなる。
このように、カウンタ11のカウンタ幅がデータバス14の
バス幅より大きいため、カウンタ値を下位4バイト13お
よび上位1バイト12に分割して転送するようになってい
る。
15は保持手段としてのラッチ回路であり、このラッチ回
路15は上位1バイト12をラッチする。すなわち、下位4
バイト13を読み出しするときに同時に上位1バイト12を
ラッチする。15Aは下位4バイト13を読み出すタイミン
グ信号とクロックが入力するアンド回路であり、下位4
バイト13を読み出すタイミングでクロックを有効とし、
そのクロックでラッチ回路15は上位1バイト12を取り込
む。
16は選択手段としてのマルチプレクサであり、マルチプ
レクサ16には下位3バイト13が取り込まれる次のサイク
ルでラッチ回路15から上位1バイト12が取り込まれる。
マルチプレクサ16は必要なデータを選択してデータバス
14に転送する。
次に、動作を説明する。
第3図は動作を説明するためのタイムチャートを示す。
第3図において、Aはデータを、A+1・・・A+4は
Aというデータにクロックの入力で1がそれぞれ加算さ
れた各データを、ALはAというデータの下位4バイト
を、AHはAというデータの上位1バイトを、それぞれ示
す。
また、TODはカウンタ11を、TODLはカウンタ11の下位4
バイトを、TODHはカウンタ11の上位1バイトを、NDBはA
LおよびAHが格納された状態を、それぞれ示す。
カウンタ11のデータAはクロックが入るごとに1づつ加
算され、A+1,A+2,A+3,A+4・・・と変化する。下
位4バイト13をデータバス14に転送した後も常にカウン
タ11は変化しているので、残る上位1バイト12をデータ
バス14に転送するまでカウンタ値が変化する可能性があ
る。
したがって、下位バイト13をマルチプレクサ16に読み出
すタイミングで、上位1バイト12をラッチ回路15にラッ
チする。そして、次のタイミングでラッチ回路15でラッ
チした上位1バイト12をマルチプレクサ16に転送する。
このように残りの上位1バイト12をラッチ回路15にラッ
チすることにより、カウンタ11が変化し、カウンタ値が
次の値になっても、変化していない上位1バイト13の値
がマルチプレクサ16に転送される。マルチプレクサ16は
必要なデータを選択してデータバス14に転送する。
このように、ラッチ回路15を追加するだけで、プログラ
ムによるキャリー補正を行なう必要がなく、正しいカウ
ンタ値をデータバス16に転送することができる。したが
って、プログラムのステップ量を大幅に削減することが
でき、また、処理速度も大幅に高めることができる。
[発明の効果] 以上説明してきたように、本発明によれば、カウンタの
上位バイトを、下位バイトを読み出すタイミングでラッ
チ回路にラッチしてからデータバスに転送するようにし
たため、プログラムによるキャリー補正を行なう必要が
なく、プログラムのステップ量を大幅に削減することが
でき、また処理速度を大幅に高めることができる。
【図面の簡単な説明】
第1図は本発明の原理説明図、 第2図は本発明の一実施例を示す図、 第3図はタイムチャート、 第4図は従来例を示す図である。 図中、 11……カウンタ、 12……上位1バイト、 13……下位4バイト、 14……データバス、 15……ラッチ回路(保持手段)、 15A……アンド回路、 16……マルチプレクサ(選択手段)。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】データバス(14)のバス幅より大きいカウ
    ンタ幅を有するカウンタ(11)から、カウンタ値を上位
    ビット(12)と下位ビット(13)に分割して読み出して
    選択手段(16)を介して前記データバス(14)に転送す
    るカウンタ値の読出方式において、 前記下位ビット(13)を読み出すタイミングで上位ビッ
    ト(12)を保持する保持手段(15)を設けて、次のタイ
    ミングで前記保持手段(15)に保持した上位ビット(1
    2)を前記選択手段(16)に転送するようにしたことを
    特徴とするカウンタ値の読出方式。
JP1213469A 1989-08-18 1989-08-18 カウンタ値の読出方式 Expired - Fee Related JPH0786790B2 (ja)

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