JPS63251825A - 実時間タイマ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １ｉ公１ 本発明は実時間タイマ制御方式に関し、特に情報処理装
置内の晶１時機′構である実時間タイマ装置の制御方式
に関する。

更米且Ｉ 多くの情報処理装置はソフトウェアで利用可能な各種の
タイマを有し、その代表的なものは実時間タイマである
。実時間タイマはプログラムがその値を読出すことによ
り時刻を知る手段となるもので、６０進表示が使用され
ることが多い。マイクロプログラム制御を用いた情報処
理装置において、タイマの分解能が比較的粗い場合には
、少Ｒのハードウェアにより実時間タイマを実現できる
。

すなわち、タイマの分解能に相当する周期でマイク［Ｉ
プログラムに割込みを要求する手段を設けると共に、マ
イクロプログラムにより参照可能な記憶手段内の実時間
タイマ用領域を予め準備しておき、割込要求が発生され
る度に一般の演算回路とこれを制御するマイクロプログ
ラムとにより装置仕様に応じた方式で当該実時間タイマ
用領域を更新すればよいことになる。

しかしながら、タイマの分解能として高いものが要求さ
れる場合には、かかる方法では、タイマ更新のための割
込が頻発してシステムの性能が低下することになり、こ
れを避けるためにはタイマ用の専用ハードウェアが必要
となるという欠点がある。

免且豊旦濃 そこで、本発明は従来のもののかかる欠点を排除すべく
なされたものであり、その目的とするところは、最小の
ハードウェアｍにて分解能の高い実時間タイマを実現す
ることが可能な情報処理装置における実時間タイマ制御
方式を提供することにある。

及ＩＶす」瓜 本発明によれば、マイクロプログラム制御の情報処理装
置における実時間タイマ制御方式であって、刻時パルス
によって歩道するカウンタと、このカウンタの桁あふれ
によりマイクロプログラムに割込要求を発生する手・段
と、演ｔ１機能を右する演ｎ手段と、実時間タイマ用領
域を有する記憶手段とを設け、前記割込要求に応答して
、前記カウンタの内容と前記実時間タイマ用領域に格納
された内容とを前記演算手段により加算してこの加ｎ結
果により前記実時間タイマ用領域を更新し、マイクロプ
ログラムからの実時間タイマの読出し指示に応答して、
前記カウンタの内容と前記実時間タイマ用領域に格納さ
れた内容とを加算してこの加算結果を実時間タイマの読
出し値とすることを特徴とする実時間タイマ制御方式が
得られる。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明の実施例である実時間タイマ装置のブロ
ック図であり、３２ビツト幅のバス１によって、タイマ
ユニブ８２２作業記憶ユニツＩ・３゜演算ユニット４が
相互接続されている。

タイマユニット２は１ミリ秒毎に刻時パルス２２を発生
する発生器２１および刻時パルスによって歩進する１０
ビツトの２進カウンタ２３を含む。

２進カウンタは最上位ビットからの桁上りをセットする
桁あふれビットを有し、このビットがセットされるとマ
イクロプログラム割込要求信号２４を出力する。２進カ
ウンタの内容および桁あふれビットはそれぞれマイクロ
プログラムの指示によってリセットすることができ、ま
たバスに出力することができる。

作業記憶ユニット３はマイクロプログラムによってアド
レスを指定してバス上の４バイトのデータを書込み、ま
たその内容をバスに読出すことができる作業記憶を含む
。

演算ユニット４は演算器４１．３個のレジスタ４２．４
３．４４および定数発生回路４５を含み、マイクロプロ
グラムにより制御される。演算器４１はＡレジスタ４２
あるいはＱレジスタ４３を左側入力とし、Ｂレジスタ４
４あるいは定数発生回路４５の出力を右側入力として、
３２ビツト幅のデータの論理演算、２進加減算および１
０進加減算を行い、その出力をＡレジスタあるいはＱレ
ジスタに格納する。定数発生回路４５はマイクロ命令語
中の８ビツトの定数フィールドを３２ビツトに拡張して
出力する機能を有づ°る。

加減算における桁上りは桁上りフリップフロップ４６に
格納され、この状態をマイクロプログラムによって判定
することができ、また後続の加減算の桁上り入力とする
ことができる。３つのレジスタ４２〜４４は全てバス１
に接続されていて、このバス上のデータを取込んで格納
し、その内容をバスに出力することができる。また、Ａ
レジスタ４２およびＱレジスタ４３の内容は甲独にある
いは連結してシフトすることができるようになっている
。

第２図は本情報処理装置の実時間タイマのデータ形式を
図示したものであり、８バイト艮の２４時間周期６０進
表示である。第３図はタイマ用２進カウンタをバスに出
力したときのバス上のデータ形式を図示したものであり
、桁あふれビットの状態と１０ビツトの２進カウンタ値
が左詰めでバスに出力される。

本情報処理装置の実時間タイマはソフトウェア命令によ
って初期値が設定される。このとき、マイクロプログラ
ムは２進カウンタ２３を桁あふれビットも含めてリセッ
トし、ソフトウェア命令が指示する図示せぬ主記憶番地
から第２図の形式の実時間タイマ設定値を読出して、作
業記憶ユニット３中の２語の実時間タイマ領域（以下こ
れらをＴＩＭＨ，ＴＩＭＬと表示する）に格納する。以
後、２進カウンタは１ミリ秒毎に歩進してゆき、桁あぶ
れが起るとマイクロブ０グラムへの割込要求信号２４を
出力する。

第４図は２進カウンタ２３からの割込によって起動され
るマイクロプログラムのフローチャートである。マイク
ロプログラムが２進カウンタ２３からの割込を受付ける
と、まず、ステップ（ａ）で２進カウンタの桁あふれビ
ットをリセットし、ステップ（ｂ）〜（ｄ）で作業記憶
ユニツ！・中の実時間タイマ値をＡ、Ｑレジスタにセッ
トして、これを右へ８ビツトシフトする。次にステップ
（ｅ）〜（０）でＱレジスタ内の秒、ミリ秒表示桁に２
進カウンタの一周期（２”＝１０２４ミリ秒）に相当す
る定数を１０進加算する。−さらにこの値にＶブルーチ
ンを使用して６０進補正を施し、ステップ（ｈ）、（ｉ
）で作業記憶ユニット中の実時間タイマ用領域に出込む
。

第５図は６０進補正を行うサブルーチンの７０−ヂヤー
トである。まず、ステップ（ａ）でＱレジスタ中の秒表
示桁から°“６０”を１０進減算し、ステップ（ｂ）で
桁上り（フローチャート中ではＣと表示）の有無を判定
することによって、秒表示桁が“６０”以上であるか否
かを調べる。“６０″未満であれば、ステップ（Ｃ）で
’　６０　”を秒表示桁に加算しくすなわち秒表示桁を
もとの値に戻して）、ステップｌ）で表示桁位置を本来
の形に戻して終了する。秒表示桁が“６０”以上であれ
ば、さらにステップ（ｄ）〜（ｆ）で分表示桁が“５９
”以上であるか否かを調べ、“５′９”：未満であれば
ステップ（０）で分表示桁に６０″を１０進加算しくす
なわちもどの分表示値に“１”を加詐して）、ステップ
（ｋ）、（ρ）で表示桁位置をもとに戻して終了する。

分表示桁が“５９″以上であれば、ステップ（ｈ）、（
ｉ）で時表示桁が゛２３″２３″あるか否かを調べ、”
２３”未満であればステップ（ｊ）で時表示桁に“２４
″を１０進加算しくすなわちもどの時表示値に゛１パを
加算して）、“２３”以上であればそのまま（すなわら
時表示値は００′′のまま）、ステップ（ｋ）、（ρ）
で表示桁位置をもとに戻して終了する。

第６図はソフトウェア命令によって実時間タイマ値の読
出しが指示されたときの処理を示すフローチャートであ
る。まずステップ（ａ）、（ｂ）で、Ａレジスタをクリ
アし、２進カウンタの値を桁あふれビットを含めてＱレ
ジスタおよびＢレジスタにロードする。ステップ（Ｃ）
では、Ｑレジスタに８レジスタを２進加算することによ
って、Ｑレジスタ中の２進数を２倍し、左端ビットを桁
上りフリップフロップにセットする。ステップ（ｄ）で
は、桁上りフリップフロップの値を桁上り入力として８
レジスタをＡレジスタに１０進加ｎすることににって、
Ａレジスタ中の１０進数を２倍してステップ（Ｃ）にお
ける桁上りを加算する。ステップ（Ｃ）、（ｄ）を１１
回繰返すことによって、Ｑレジスタ中に左詰めで格納さ
れていた１１ビツトの２進数がｉｏ′ｉ！数に変換され
て、Ａレジスタに右詰めで格納される。次にステップ（
ｅ）〜（ｈ）で、Ａレジスタ中の値を左に１２ビツトシ
フトした後に８レジスタに転送し、作業記憶ユニット中
の実時間タイマ値をＡ、Ｑレジスタにロードして右に８
ビツトシフ！・する。すなわち、Ｂレジスタには２進カ
ウンタの値が、Ｑレジスタには実時間タイマ値の下位桁
が、いずれも５桁の１０進数として左詰めで格納される
。さらに、ステップ（ｉ）でこれらの値を１０進加算し
た後、１ノブルーチンで６０進補正を施し、ステップ（
ｊ）、（ｋ）でこれをソフトウェア命令の指定する主記
憶番地に格納して処理を終了する。

この様に、例えば１ミリ秒の刻時パルスを１０ビツトの
２進カウンタ２３によりカウントさせつつこのカウンタ
の１周期である２　１０＝　１０２４ミリ秒ごとの桁あ
ふれによりマイクロプログラムに割込要求を発生させ、
この割込要求に応答して記憶ユニット３上の実時間タイ
マ用領域の内容とカウンタ２３の内容とを加算処理して
この加算結果により当該実時間タイマ用領域の内容を更
新することにより、実時間タイマを構成している。そし
て、この実時間タイマを読出す場合には、実時間タイマ
用領域の内容と２進カウンタの現在の内容とを加算し、
この加算値を実時間タイマ読出し値とするのである。

こうすることにより、カウンタと、記憶手段と、演口手
段とによる９迅のハードウェア回路をマイクロプログラ
ムにより制御する構成とすることができ、分解能の高い
実時間タイマを実現可能となる。また、６０進補正のた
めのサブルーチンを設定しておけば、６０進表示の実時
間タイマとなるものである。

発明の効果 叙上の如く、本発明によれば、９闇のハードウェアとマ
イクロプログラム制御とを用いることにより、分解能の
高い実時間タイマを構成できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例である実時間タイマの構成を承
りブロック図、第２図は本実施例における実時間タイマ
のデータ形式を示した図、第３図は実時間タイマ用２進
カウンタの内容をバスに出力したときのデータ形式を示
した図、第４図は２進カウンタからの割込要求によって
起動されるマイクロプログラムのフローチャート、第５
図は６０進補正を行うマイクロブログラムサブルーヂン
のフローチャート、第６図は実時間タイマの読出処理を
行うマイクロプログラムのフローヂＶ−トである。 主要部分の符号の説明 １・・・・・・バス ２・・・・・・タイマユニット ３・・・・・・作業記憶ユニット ４・・・・・・演算ユニット ２１・・・・・・パルス発生器 ２３・・・・・・カウンタ ４１・・・・・・演算器

Claims (1)

【特許請求の範囲】
1. マイクロプログラム制御の情報処理装置における実時間
   タイマ制御方式であって、刻時パルスによって歩進する
   カウンタと、このカウンタの桁あふれによりマイクロプ
   ログラムに割込要求を発生する手段と、演算機能を有す
   る演算手段と、実時間タイマ用領域を有する記憶手段と
   を設け、前記割込要求に応答して、前記カウンタの内容
   と前記実時間タイマ用領域に格納された内容とを前記演
   算手段により加算してこの加算結果により前記実時間タ
   イマ用領域を更新し、マイクロプログラムからの実時間
   タイマの読出し指示に応答して、前記カウンタの内容と
   前記実時間タイマ用領域に格納された内容とを加算して
   この加算結果を実時間タイマの読出し値とすることを特
   徴とする実時間タイマ制御方式。